JPH0513730A - Ｃｍｏｓゲートアレイ方式半導体集積回路装置 - Google Patents
Ｃｍｏｓゲートアレイ方式半導体集積回路装置Info
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- JPH0513730A JPH0513730A JP3185695A JP18569591A JPH0513730A JP H0513730 A JPH0513730 A JP H0513730A JP 3185695 A JP3185695 A JP 3185695A JP 18569591 A JP18569591 A JP 18569591A JP H0513730 A JPH0513730 A JP H0513730A
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- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 5
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 回路の配線による負荷容量に起因する誤動作
を回避できると共に、論理機能からみた半導体集積回路
装置の集積度を従来に比して向上させることができるＣ
ＭＯＳゲートアレイ方式半導体集積回路装置を提供する
ことを目的とする。 【構成】 本発明に係るＣＭＯＳゲートアレイ方式半導
体集積回路装置においては、第１の基本セル３により構
成された第１の基本セル列１及び第２の基本セル４によ
り構成された第２の基本セル列２が設けられている。基
本セル４に設けられたＰチャネルトランジスタ及びＮチ
ャネルトランジスタのトランジスタ幅は、夫々基本セル
３に設けられたＰチャネル及びＮチャネルトランジスタ
のトランジスタ幅に比して２倍に設定されている。
を回避できると共に、論理機能からみた半導体集積回路
装置の集積度を従来に比して向上させることができるＣ
ＭＯＳゲートアレイ方式半導体集積回路装置を提供する
ことを目的とする。 【構成】 本発明に係るＣＭＯＳゲートアレイ方式半導
体集積回路装置においては、第１の基本セル３により構
成された第１の基本セル列１及び第２の基本セル４によ
り構成された第２の基本セル列２が設けられている。基
本セル４に設けられたＰチャネルトランジスタ及びＮチ
ャネルトランジスタのトランジスタ幅は、夫々基本セル
３に設けられたＰチャネル及びＮチャネルトランジスタ
のトランジスタ幅に比して２倍に設定されている。
Description
【０００１】
【産業上の利用分野】本発明はＰチャネルトランジスタ
及びＮチャネルトランジスタが設けられた基本セルを備
えたＣＭＯＳゲートアレイ方式半導体集積回路装置に関
する。
及びＮチャネルトランジスタが設けられた基本セルを備
えたＣＭＯＳゲートアレイ方式半導体集積回路装置に関
する。
【０００２】
【従来の技術】図４は従来のＣＭＯＳゲートアレイ方式
半導体集積回路装置を示す平面図である。
半導体集積回路装置を示す平面図である。
【０００３】半導体チップには、その縁部に沿って複数
の入出力バッファ１１が配設されている。この入出力バ
ッファ１１にはボンディングパッド１２が設けられてい
る。また、半導体チップの中央部は基本セル領域となっ
ており、複数の基本セル列１３が相互に平行に設けられ
ている。各基本セル列１３は、複数の基本セル１４が一
方向に配列されて構成されたものである。なお、各基本
セル列１３間の領域は配線領域となっている。
の入出力バッファ１１が配設されている。この入出力バ
ッファ１１にはボンディングパッド１２が設けられてい
る。また、半導体チップの中央部は基本セル領域となっ
ており、複数の基本セル列１３が相互に平行に設けられ
ている。各基本セル列１３は、複数の基本セル１４が一
方向に配列されて構成されたものである。なお、各基本
セル列１３間の領域は配線領域となっている。
【０００４】図５は基本セル１４を示す平面図である。
基本セル１４にはＰチャネル拡散層１５及びゲート電極
１７により構成されたＰチャネルトランジスタと、Ｎチ
ャネル拡散層１６及びゲート電極１８により構成された
Ｎチャネルトランジスタとが形成されている。
基本セル１４にはＰチャネル拡散層１５及びゲート電極
１７により構成されたＰチャネルトランジスタと、Ｎチ
ャネル拡散層１６及びゲート電極１８により構成された
Ｎチャネルトランジスタとが形成されている。
【０００５】この場合に、Ｐチャネルトランジスタのト
ランジスタ幅Ｅは全ての基本セル１４で同一であり、Ｎ
チャネルトランジスタのトランジスタ幅Ｆも全ての基本
セル１４において同一に設定されている。
ランジスタ幅Ｅは全ての基本セル１４で同一であり、Ｎ
チャネルトランジスタのトランジスタ幅Ｆも全ての基本
セル１４において同一に設定されている。
【０００６】ＣＭＯＳゲートアレイ方式半導体集積回路
装置を利用して回路を設計する場合は、回路接続情報に
より基本セル１４上に所定の配線を形成して機能ブロッ
クを構成し、この機能ブロック間を接続する配線を形成
することにより、所望の回路を実現する。
装置を利用して回路を設計する場合は、回路接続情報に
より基本セル１４上に所定の配線を形成して機能ブロッ
クを構成し、この機能ブロック間を接続する配線を形成
することにより、所望の回路を実現する。
【０００７】ところで、このＣＭＯＳゲートアレイ方式
半導体集積回路装置においては、各基本セル１４のＰチ
ャネルトランジスタ幅Ｅ及びＮチャネルトランジスタ幅
Ｆが同一に設定されているため、各基本セル１４の駆動
インピーダンスが同一である。このため、回路が大規模
になると、配線長の増大による容量等の負荷容量の増大
に応じて、回路の充放電に要する時間が増大してしま
う。これにより、回路内部での動作マージンが減少し、
回路の誤動作を招来することがある。このような不都合
を回避するために、従来は、同一の機能ブロックを複数
個並列接続し駆動インピーダンスを低減して、駆動能力
の向上を図ることもある。
半導体集積回路装置においては、各基本セル１４のＰチ
ャネルトランジスタ幅Ｅ及びＮチャネルトランジスタ幅
Ｆが同一に設定されているため、各基本セル１４の駆動
インピーダンスが同一である。このため、回路が大規模
になると、配線長の増大による容量等の負荷容量の増大
に応じて、回路の充放電に要する時間が増大してしま
う。これにより、回路内部での動作マージンが減少し、
回路の誤動作を招来することがある。このような不都合
を回避するために、従来は、同一の機能ブロックを複数
個並列接続し駆動インピーダンスを低減して、駆動能力
の向上を図ることもある。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＣＭＯＳゲートアレイ方式半導体集積回路装置
においては、駆動能力の向上を図るために複数個の機能
ブロックを並列接続すると、１つの機能ブロックの複数
倍の基本セル面積を占有する。従って、論理機能からみ
た半導体集積回路装置の集積度が低下してしまう。
た従来のＣＭＯＳゲートアレイ方式半導体集積回路装置
においては、駆動能力の向上を図るために複数個の機能
ブロックを並列接続すると、１つの機能ブロックの複数
倍の基本セル面積を占有する。従って、論理機能からみ
た半導体集積回路装置の集積度が低下してしまう。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、大規模な回路を構成する場合においても回
路の誤動作を回避できると共に、論理機能からみた半導
体集積回路装置の集積度を従来に比して向上させること
ができるＣＯＭＳゲートアレイ方式半導体集積回路装置
を提供することを目的とする。
のであって、大規模な回路を構成する場合においても回
路の誤動作を回避できると共に、論理機能からみた半導
体集積回路装置の集積度を従来に比して向上させること
ができるＣＯＭＳゲートアレイ方式半導体集積回路装置
を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係るＣＭＯＳゲ
ートアレイ方式半導体集積回路装置は、Ｐチャネルトラ
ンジスタ及びＮチャネルトランジスタが設けられた基本
セルを備えたＣＭＯＳゲートアレイ方式半導体集積回路
装置において、第１の基本セルが１方向に配列されて構
成された第１の基本セル列と、第２の基本セルが前記第
１の基本セル列に平行に配列されて構成された第２の基
本セル列とを有し、前記第２の基本セルに設けられたＰ
チャネルトランジスタ及びＮチャネルトランジスタのト
ランジスタ幅は夫々前記第１の基本セルに設けられたＰ
チャネルトランジスタ及びＮチャネルトランジスタのト
ランジスタ幅に比して大きく設定されていることを特徴
とする。
ートアレイ方式半導体集積回路装置は、Ｐチャネルトラ
ンジスタ及びＮチャネルトランジスタが設けられた基本
セルを備えたＣＭＯＳゲートアレイ方式半導体集積回路
装置において、第１の基本セルが１方向に配列されて構
成された第１の基本セル列と、第２の基本セルが前記第
１の基本セル列に平行に配列されて構成された第２の基
本セル列とを有し、前記第２の基本セルに設けられたＰ
チャネルトランジスタ及びＮチャネルトランジスタのト
ランジスタ幅は夫々前記第１の基本セルに設けられたＰ
チャネルトランジスタ及びＮチャネルトランジスタのト
ランジスタ幅に比して大きく設定されていることを特徴
とする。
【００１１】
【作用】本発明においては、第１の基本セルにより構成
された第１の基本セル列と、第２の基本セルにより構成
された第２の基本セル列とを有している。そして、前記
第２の基本セルに設けられたＰチャネルトランジスタ及
びＮチャネルトランジスタのトランジスタ幅は、夫々前
記第１の基本セルに設けられたＰチャネルトランジスタ
及びＮチャネルトランジスタのトランジスタ幅に比して
大きく設定されている。従って、駆動能力が大きいこと
が必要な機能ブロックは第２の基本セルにより構成し、
駆動能力が小さくてもよい機能ブロックは第１の基本セ
ルにより構成することにより、負荷容量の増大による回
路の誤動作を回避することができると共に、論理機能か
らみた半導体集積回路装置の集積度を従来に比して向上
させることができる。
された第１の基本セル列と、第２の基本セルにより構成
された第２の基本セル列とを有している。そして、前記
第２の基本セルに設けられたＰチャネルトランジスタ及
びＮチャネルトランジスタのトランジスタ幅は、夫々前
記第１の基本セルに設けられたＰチャネルトランジスタ
及びＮチャネルトランジスタのトランジスタ幅に比して
大きく設定されている。従って、駆動能力が大きいこと
が必要な機能ブロックは第２の基本セルにより構成し、
駆動能力が小さくてもよい機能ブロックは第１の基本セ
ルにより構成することにより、負荷容量の増大による回
路の誤動作を回避することができると共に、論理機能か
らみた半導体集積回路装置の集積度を従来に比して向上
させることができる。
【００１２】この場合に、前記第１の基本セル列の数と
第２の基本セル列の数との比率をゲートアレイ方式半導
体集積回路装置により構成する回路に応じて設定するこ
とにより、前記集積度をより一層向上させることができ
る。
第２の基本セル列の数との比率をゲートアレイ方式半導
体集積回路装置により構成する回路に応じて設定するこ
とにより、前記集積度をより一層向上させることができ
る。
【００１３】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１４】図１は本発明の実施例に係るＣＭＯＳゲー
トアレイ方式半導体集積回路装置を示す平面図である。
トアレイ方式半導体集積回路装置を示す平面図である。
【００１５】半導体チップには、その縁部に沿って複数
の入出力バッファ１１が配設されている。各入出力バッ
ファ１１には、いずれもボンディングパッド１２が設け
られている。また、半導体チップの中央部は基本セル領
域になっており、複数の第１の基本セル列１及び複数の
第２の基本セル列２が相互に平行に、且つ交互に配置さ
れている。第１の基本セル列１は複数の第１の基本セル
３が一方向に配置されて構成されており、これと同様
に、第２の基本セル列は複数の第２の基本セル４が一方
向に配置されて構成されている。
の入出力バッファ１１が配設されている。各入出力バッ
ファ１１には、いずれもボンディングパッド１２が設け
られている。また、半導体チップの中央部は基本セル領
域になっており、複数の第１の基本セル列１及び複数の
第２の基本セル列２が相互に平行に、且つ交互に配置さ
れている。第１の基本セル列１は複数の第１の基本セル
３が一方向に配置されて構成されており、これと同様
に、第２の基本セル列は複数の第２の基本セル４が一方
向に配置されて構成されている。
【００１６】図２は第１の基本セル３を示す平面図であ
る。この基本セル３には、Ｐチャネル拡散層５ａ及びゲ
ート電極７ａにより構成されるＰチャネルトランジスタ
と、Ｎチャネル拡散層６ａ及びゲート電極７ｂにより構
成されるＮチャネルトランジスタとが形成されている。
この基本セル３のＰチャネルトランジスタのトランジス
タ幅Ａは、図５に示す従来のゲートアレイ方式半導体集
積回路装置の基本セル１４のＰチャネルトランジスタの
トランジスタ幅Ｅと同一に設定されている。また、Ｎチ
ャネルトランジスタのトランジスタ幅Ｂは、図５に示す
基本セル１４のＮチャネルトランジスタのトランジスタ
幅Ｆと同一に設定されている。
る。この基本セル３には、Ｐチャネル拡散層５ａ及びゲ
ート電極７ａにより構成されるＰチャネルトランジスタ
と、Ｎチャネル拡散層６ａ及びゲート電極７ｂにより構
成されるＮチャネルトランジスタとが形成されている。
この基本セル３のＰチャネルトランジスタのトランジス
タ幅Ａは、図５に示す従来のゲートアレイ方式半導体集
積回路装置の基本セル１４のＰチャネルトランジスタの
トランジスタ幅Ｅと同一に設定されている。また、Ｎチ
ャネルトランジスタのトランジスタ幅Ｂは、図５に示す
基本セル１４のＮチャネルトランジスタのトランジスタ
幅Ｆと同一に設定されている。
【００１７】図３は第２の基本セル４を示す平面図であ
る。この基本セル４には、Ｐチャネル拡散層５ｂ及びゲ
ート電極７ｃにより構成されるＰチャネルトランジスタ
と、Ｎチャネル拡散層６ｂ及びゲート電極７ｄにより構
成されるＮチャネルトランジスタとが形成されている。
この基本セル４のＰチャネルトランジスタのトランジス
タ幅Ｃは、基本セル３のＰチャネルトランジスタのトラ
ンジスタ幅Ａの２倍に設定されている。また、基本セル
４のＮチャネルトランジスタのトランジスタ幅Ｄは、基
本セル３のＮチャネルトランジスタのトランジスタ幅Ｂ
の２倍に設定されている。これにより、基本セル４のト
ランジスタ駆動インピーダンスは、基本セル３のトラン
ジスタ駆動インピーダンスの略１／２となり、同一負荷
容量に対する基本セル４の駆動力は、基本セル３の２倍
となる。
る。この基本セル４には、Ｐチャネル拡散層５ｂ及びゲ
ート電極７ｃにより構成されるＰチャネルトランジスタ
と、Ｎチャネル拡散層６ｂ及びゲート電極７ｄにより構
成されるＮチャネルトランジスタとが形成されている。
この基本セル４のＰチャネルトランジスタのトランジス
タ幅Ｃは、基本セル３のＰチャネルトランジスタのトラ
ンジスタ幅Ａの２倍に設定されている。また、基本セル
４のＮチャネルトランジスタのトランジスタ幅Ｄは、基
本セル３のＮチャネルトランジスタのトランジスタ幅Ｂ
の２倍に設定されている。これにより、基本セル４のト
ランジスタ駆動インピーダンスは、基本セル３のトラン
ジスタ駆動インピーダンスの略１／２となり、同一負荷
容量に対する基本セル４の駆動力は、基本セル３の２倍
となる。
【００１８】本実施例においては、基本セル４のトラン
ジスタのトランジスタ幅Ｃ，Ｄを、夫々基本セル３のト
ランジスタのトランジスタ幅Ａ，Ｂに比して大きく設定
することにより基本セル４の駆動インピーダンスを低減
させている。これにより、例えば、基本セル３の１／２
の駆動インピーダンスを実現する場合に、従来は、基本
セル３の２倍の面積が必要であるのに対し、本実施例に
おいては、基本セル４を使用することにより、基本セル
３のＰチャネルトランジスタ幅Ａ及びＮチャネルトラン
ジスタ幅Ｂの２倍分だけしか面積が増加しない。従っ
て、従来に比して分離部の面積分だけ少ない面積内で、
並列接続された２個の基本セル３と同一の駆動インピー
ダンスを得ることができる。
ジスタのトランジスタ幅Ｃ，Ｄを、夫々基本セル３のト
ランジスタのトランジスタ幅Ａ，Ｂに比して大きく設定
することにより基本セル４の駆動インピーダンスを低減
させている。これにより、例えば、基本セル３の１／２
の駆動インピーダンスを実現する場合に、従来は、基本
セル３の２倍の面積が必要であるのに対し、本実施例に
おいては、基本セル４を使用することにより、基本セル
３のＰチャネルトランジスタ幅Ａ及びＮチャネルトラン
ジスタ幅Ｂの２倍分だけしか面積が増加しない。従っ
て、従来に比して分離部の面積分だけ少ない面積内で、
並列接続された２個の基本セル３と同一の駆動インピー
ダンスを得ることができる。
【００１９】また、このように、大きな駆動力を必要と
する機能ブロックは基本セル４で構成し、大きな駆動力
を必要としない機能ブロックは基本セル３で構成するよ
うにすることで回路の遅延を容易に制御することができ
て、動作マージン減少による回路の誤動作を回避するこ
とができる。
する機能ブロックは基本セル４で構成し、大きな駆動力
を必要としない機能ブロックは基本セル３で構成するよ
うにすることで回路の遅延を容易に制御することができ
て、動作マージン減少による回路の誤動作を回避するこ
とができる。
【００２０】なお、半導体チップの用途及び要求される
性能に応じて、基本セル列１の数と基本セル列２の数と
の比率を決定することにより、半導体チップ内の冗長占
有面積をより一層低減することができる。
性能に応じて、基本セル列１の数と基本セル列２の数と
の比率を決定することにより、半導体チップ内の冗長占
有面積をより一層低減することができる。
【００２１】
【発明の効果】以上説明したように本発明においては、
第１の基本セルにより構成された第１の基本セル列及び
第２の基本セルにより構成された第２の基本セル列を備
えており、前記第１の基本セルに設けられたトランジス
タのトランジスタ幅に比して前記第２の基本セルに設け
られたトランジスタのトランジスタ幅が大きく設定され
ているから、回路の動作マージンを確保して誤動作を回
避できると共に、論理機能からみた半導体集積回路の集
積度を従来に比して向上させることができる。
第１の基本セルにより構成された第１の基本セル列及び
第２の基本セルにより構成された第２の基本セル列を備
えており、前記第１の基本セルに設けられたトランジス
タのトランジスタ幅に比して前記第２の基本セルに設け
られたトランジスタのトランジスタ幅が大きく設定され
ているから、回路の動作マージンを確保して誤動作を回
避できると共に、論理機能からみた半導体集積回路の集
積度を従来に比して向上させることができる。
【図１】本発明の実施例に係るＣＭＯＳゲートアレイ方
式集積回路装置を示す平面図である。
式集積回路装置を示す平面図である。
【図２】同じくその第１の基本セルを示す平面図であ
る。
る。
【図３】同じくその第２の基本セルを示す平面図であ
る。
る。
【図４】従来のＣＭＯＳゲートアレイ方式半導体集積回
路装置を示す平面図である。
路装置を示す平面図である。
【図５】同じくその基本セルを示す平面図である。
１，２，１３；基本セル列
３，４，１４；基本セル
５ａ，５ｂ，６ａ，６ｂ，１５，１６；拡散層
７ａ，７ｂ，７ｃ，７ｄ，１７，１８；ゲート電極
１１；入出力バッファ
１２；ボンディングパッド
Claims (2)
- 【請求項１】 Ｐチャネルトランジスタ及びＮチャネル
トランジスタが設けられた基本セルを備えたＣＭＯＳゲ
ートアレイ方式半導体集積回路装置において、第１の基
本セルが１方向に配列されて構成された第１の基本セル
列と、第２の基本セルが前記第１の基本セル列に平行に
配列されて構成された第２の基本セル列とを有し、前記
第２の基本セルに設けられたＰチャネルトランジスタ及
びＮチャネルトランジスタのトランジスタ幅は夫々前記
第１の基本セルに設けられたＰチャネルトランジスタ及
びＮチャネルトランジスタのトランジスタ幅に比して大
きく設定されていることを特徴とするＣＭＯＳゲートア
レイ方式半導体集積回路装置。 - 【請求項２】 前記第１の基本セル列の数と前記第２の
基本セル列の数との比率は、形成すべき回路に応じて設
定されたものであることを特徴とする請求項１に記載の
ＣＭＯＳゲートアレイ方式半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185695A JPH0513730A (ja) | 1991-06-29 | 1991-06-29 | Ｃｍｏｓゲートアレイ方式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185695A JPH0513730A (ja) | 1991-06-29 | 1991-06-29 | Ｃｍｏｓゲートアレイ方式半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513730A true JPH0513730A (ja) | 1993-01-22 |
Family
ID=16175251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185695A Pending JPH0513730A (ja) | 1991-06-29 | 1991-06-29 | Ｃｍｏｓゲートアレイ方式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513730A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065546A (ja) * | 1983-09-20 | 1985-04-15 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPH01205547A (ja) * | 1988-02-12 | 1989-08-17 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
-
1991
- 1991-06-29 JP JP3185695A patent/JPH0513730A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065546A (ja) * | 1983-09-20 | 1985-04-15 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPH01205547A (ja) * | 1988-02-12 | 1989-08-17 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
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