JPH02201957A - マスタースライス方式の半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライス方式の半導体集積回路に関す
る。

〔従来の技術〕

従来のマスタースライス方式の半導体集積回路は第３図
に示すように、全て同一のゲートチャネル幅を有する基
本セル列６のみと、基本セル列６の間に設けた配線チャ
、ネル５から構成されていた。

〔発明が解決しようとする課題〕

上述した従来のマスタースライス方式の半導体集積回路
は、全て同一のゲートチャネル幅のセルのみしかないた
め、回路中の一部で、動作速度は遅くてもセルの寸法が
小さいものが望ましいことがあっても標準のセルを使う
しがなく、チップの寸法を小さくすることが不可能であ
った。

〔課題を解決するための手段〕

本発明のマスタースライス方式の半導体集積回路は、ゲ
ートチャネル幅の異なる２種類以上の基本セル列と、前
記基本セル列間に設けた配線チャネルを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示す半導体チップのレ
イアウト図である。

第１図に示すように、半導体チップ１は外周に入出力部
２と標準ゲートチャネル幅をもつＮ基本セル列３と狭い
ゲートチャネル幅をもつし基本セル列４及び前記セル間
に設けた接続配線用の基本セル列間の配線チャネル５と
から構成される。入出力部２には半導体チップ１と外部
との接続用に特別にセルの寸法の大きい入出力用回路を
設ける。半導体チップ１に搭載する論理回路は一般的に
動作速度の速いゲートを必要とする回路と、動作速度が
遅くてもさしつかえない回路とが混在している。そこで
、本実施例においては、動作速度の速いことを必要とす
る回路をＮ基本セル列３に割当て、遅くてもよい回路を
Ｌ基本セル列４に割当てる。

第２図は本発明の第２の実施例を示す半導体チップのレ
イアウト図である。

第２図に示すように、Ｎ基本セル列７は標準より広いゲ
ートチャネル幅をもっており、論理回路の中で特に高速
動作を必要とする回路に割当てる。Ｎ基本セル列３．Ｌ
基本セル列４については第一の実施例で述べたのと同様
である。

なお、以上の実施例では各基本セル列は各列毎に同一の
セルを並べているが、−列の中に種類の異なる基本セル
を混在させること、例えば−列の半分がＮ基本セル列３
．半分がＬ基本セル列４のように形成しても良い。

〔発明の効果〕

以上説明したように本発明は、一つの半導体チップ内に
ゲートチャネル幅の異なる２種類以トの基本セル列を有
することにより、論理回路に対してより適した動作速度
のセルを割当てることができ、チップ面積の削減（ある
いは同一面積であればより多くの回路の搭載）を行なえ
る効果がある。

【図面の簡単な説明】

第１図及び第２図は本発明の第１及び第２の実施例を示
す半導体チップのレイアウト図、第３図は従来のマスタ
ースライス方式の半導体集積回路の一例を示す半導体チ
ップのレイアウト図である。 １・・・半導体チップ、２・・・入出力部、３・・・Ｎ
基本セル列、４・・・Ｌ基本セル列、５・・・配線チャ
ネル、６・・・基本セル列、７・・・Ｎ基本セル列。

Claims (1)

【特許請求の範囲】
1. 複数の基本セル列を有するマスタースライス方式の半導
   体集積回路において、ゲートチャネル幅の異なる少くと
   も２種類の基本セル列と、前記基本セル列間の配線チャ
   ネルとを有することを特徴とするマスタースライス方式
   の半導体集積回路。