JP2671537B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2671537B2 JP2671537B2 JP2005498A JP549890A JP2671537B2 JP 2671537 B2 JP2671537 B2 JP 2671537B2 JP 2005498 A JP2005498 A JP 2005498A JP 549890 A JP549890 A JP 549890A JP 2671537 B2 JP2671537 B2 JP 2671537B2
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- JP
- Japan
- Prior art keywords
- input
- output
- gate
- region
- cell
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特にマスタースラ
イス方式のゲートアレイやRAM付きゲートアレイ型半導
体集積回路に関する。
イス方式のゲートアレイやRAM付きゲートアレイ型半導
体集積回路に関する。
従来、この種のゲートアレイでは、第３図にその一例
を示すように、外部へ信号を出力する時は、内部領域か
らの出力信号を大駆動能力型の出力用ゲートを介して外
部端子へ出力し、外部から信号を入力せしめる時は、外
部端子から入力特殊回路（機能としては、レベルシフト
回路や静電保護回路）を介して内部領域へ接続されてい
た。
を示すように、外部へ信号を出力する時は、内部領域か
らの出力信号を大駆動能力型の出力用ゲートを介して外
部端子へ出力し、外部から信号を入力せしめる時は、外
部端子から入力特殊回路（機能としては、レベルシフト
回路や静電保護回路）を介して内部領域へ接続されてい
た。
上述した従来のゲートアレイでは、次のような欠点が
ある。第１に、外部へ信号を出力する時は、比較的小駆
動型に設定されている内部領域のゲート出力で、比較的
大駆動型に設定されている出力用ゲートを駆動している
為に、駆動能力の点で問題がある。即ち、一般的には出
力用ゲート電流は内部領域のゲート電流に比べて十倍以
上に設定されており、前者は後者の十倍以上の負荷に等
しい。従って従来のゲートアレイでは出力用ゲートを駆
動する際は、その時のみ駆動能力を上げる工夫（例え
ば、エミッタフォロア抵抗を小さくして、出力エミッタ
フォロア電流を増やす）をしたり、出力用ゲートを駆動
する内部ゲートの出力ファンアウト数をCAD上で制限す
るなどの工夫をしている。
ある。第１に、外部へ信号を出力する時は、比較的小駆
動型に設定されている内部領域のゲート出力で、比較的
大駆動型に設定されている出力用ゲートを駆動している
為に、駆動能力の点で問題がある。即ち、一般的には出
力用ゲート電流は内部領域のゲート電流に比べて十倍以
上に設定されており、前者は後者の十倍以上の負荷に等
しい。従って従来のゲートアレイでは出力用ゲートを駆
動する際は、その時のみ駆動能力を上げる工夫（例え
ば、エミッタフォロア抵抗を小さくして、出力エミッタ
フォロア電流を増やす）をしたり、出力用ゲートを駆動
する内部ゲートの出力ファンアウト数をCAD上で制限す
るなどの工夫をしている。
第２に、外部から信号を入力する時に、外部端子から
内部領域のゲートへ直接入力する方式では、動作マージ
ンを確保する上で問題がある。即ち、例えば大規模ECL
型ゲートアレイではチップ内の動作マージンを確保する
為にゲートのリファレンス電圧は当該チップに内蔵され
たリファレンス電圧発生回路にて作成，供給する方式を
一般的に採用している。この場合、チップ単体でみるな
らば、論理振幅の製造バラツキや電源変動に追従したリ
ファレンス電圧が供給されるので前述したように動作マ
ージンの確保は確かに成される。しかしながら、チップ
間で見た場合、製造バラツキや電源変動は同一方向に変
動するとは限らない為に、リファレンス電圧の内部発生
型LSIでは動作マージンが縮退する結果となる。
内部領域のゲートへ直接入力する方式では、動作マージ
ンを確保する上で問題がある。即ち、例えば大規模ECL
型ゲートアレイではチップ内の動作マージンを確保する
為にゲートのリファレンス電圧は当該チップに内蔵され
たリファレンス電圧発生回路にて作成，供給する方式を
一般的に採用している。この場合、チップ単体でみるな
らば、論理振幅の製造バラツキや電源変動に追従したリ
ファレンス電圧が供給されるので前述したように動作マ
ージンの確保は確かに成される。しかしながら、チップ
間で見た場合、製造バラツキや電源変動は同一方向に変
動するとは限らない為に、リファレンス電圧の内部発生
型LSIでは動作マージンが縮退する結果となる。
従がって、リファレンス電圧の外部供給方式を採用し
ているECL型ゲートアレイもあるが、この場合は逆にチ
ップ内の動作マージンが縮退する結果となっている。
ているECL型ゲートアレイもあるが、この場合は逆にチ
ップ内の動作マージンが縮退する結果となっている。
本発明の目的は、入力として使用するときは、チップ
間でのリファレンス電圧を外部よりコントロールするこ
とが可能となり、最適マージンの確保が可能となり、他
方出力として使用するときは、内部領域から出力用セル
を見た時、その出力が大駆動能力型出力ゲートでありな
がら入力特性が内部領域のゲートと同じとなり出力セル
も内部領域と全く同じ設計規則で設計できる半導体集積
回路を提供することにある。
間でのリファレンス電圧を外部よりコントロールするこ
とが可能となり、最適マージンの確保が可能となり、他
方出力として使用するときは、内部領域から出力用セル
を見た時、その出力が大駆動能力型出力ゲートでありな
がら入力特性が内部領域のゲートと同じとなり出力セル
も内部領域と全く同じ設計規則で設計できる半導体集積
回路を提供することにある。
本発明の半導体集積回路は、直交アレイ状に配列され
た複数個の論理回路用セルを有する内部領域と、本チッ
プの四周辺の外縁に隣接して入出力用端子を有するパッ
ド領域と、これらの前記内部領域と前記パッド領域との
間に置かれた入力出力用セル領域とを有し、下地拡散工
程を共通パターンとし、配線工程を別個品種パターンと
して製作される、いわゆるゲートアレイ型半導体集積回
路に於て、前記入力出力用セルは、内部領域と同じ論理
回路用セルを用いた第１のゲートと、大駆動能力型の第
２のゲートとを有し、前記入力出力用セルを入力用とし
て使用する時は、パッド領域の入力端子から信号を前記
第１のゲートの第１の入力端子に入力し、前記第１のゲ
ートの第２の入力端子に外部よりリファレンス電圧を入
力して前記第１のゲートの出力を内部領域に接続し、前
記入力出力用セルを出力用として使用する時は、内部領
域からの信号を前記第１のゲートへ入力し、この第１の
ゲートの正出力信号と負出力信号を前記第２のゲートの
各々の正入力端子と負入力端子に接続し、この第２のゲ
ートの出力をパッド領域の出力端子に接続することを特
徴として構成される。
た複数個の論理回路用セルを有する内部領域と、本チッ
プの四周辺の外縁に隣接して入出力用端子を有するパッ
ド領域と、これらの前記内部領域と前記パッド領域との
間に置かれた入力出力用セル領域とを有し、下地拡散工
程を共通パターンとし、配線工程を別個品種パターンと
して製作される、いわゆるゲートアレイ型半導体集積回
路に於て、前記入力出力用セルは、内部領域と同じ論理
回路用セルを用いた第１のゲートと、大駆動能力型の第
２のゲートとを有し、前記入力出力用セルを入力用とし
て使用する時は、パッド領域の入力端子から信号を前記
第１のゲートの第１の入力端子に入力し、前記第１のゲ
ートの第２の入力端子に外部よりリファレンス電圧を入
力して前記第１のゲートの出力を内部領域に接続し、前
記入力出力用セルを出力用として使用する時は、内部領
域からの信号を前記第１のゲートへ入力し、この第１の
ゲートの正出力信号と負出力信号を前記第２のゲートの
各々の正入力端子と負入力端子に接続し、この第２のゲ
ートの出力をパッド領域の出力端子に接続することを特
徴として構成される。
次に、本発明について図面を参照して説明する。第１
図は本発明の第１の実施例を示すレイアウト構成図であ
る。チップ10の周縁部には外部端子90,91,92,93群があ
り、内部領域との間には入力出力用セル11,12,13,14,15
が配列されており、本実施例の内部領域はゲートアレイ
としての論理回路セル20がアレイ状に配列され、配線領
域21もくり返し用意されている。
図は本発明の第１の実施例を示すレイアウト構成図であ
る。チップ10の周縁部には外部端子90,91,92,93群があ
り、内部領域との間には入力出力用セル11,12,13,14,15
が配列されており、本実施例の内部領域はゲートアレイ
としての論理回路セル20がアレイ状に配列され、配線領
域21もくり返し用意されている。
入力出力用セルには、内部領域と同じ論理回路用セル
を用いたゲート30,31,32と、出力用大駆動能力型ゲート
40が用意されている。外部端子90は出力信号を示してい
るが、この場合の入力出力用セルの使用例について説明
する。内部領域から接続された三つの信号が第１のゲー
ト30に入力され、AND論理された出力がバランス信号と
して第２のゲート40に入力され、その正出力が外部端子
90に取り出されている。
を用いたゲート30,31,32と、出力用大駆動能力型ゲート
40が用意されている。外部端子90は出力信号を示してい
るが、この場合の入力出力用セルの使用例について説明
する。内部領域から接続された三つの信号が第１のゲー
ト30に入力され、AND論理された出力がバランス信号と
して第２のゲート40に入力され、その正出力が外部端子
90に取り出されている。
一方、外部端子91,92は入力信号を示しているが、こ
の場合の入力出力用セルの使用例について説明する。外
部端子91,92から入力された信号は第１のゲート31に入
力され、AND論理された出力が内部領域に接続されてい
る。この時、ゲート31のリファレンス電圧は、外部供給
リファレンス電圧VREFが接続されている。
の場合の入力出力用セルの使用例について説明する。外
部端子91,92から入力された信号は第１のゲート31に入
力され、AND論理された出力が内部領域に接続されてい
る。この時、ゲート31のリファレンス電圧は、外部供給
リファレンス電圧VREFが接続されている。
同じく、外部端子93は入力信号を示しているが、この
場合、同じ第１ゲート32には、内部領域からも入力信号
が接続されており、両信号のNAND論理された出力が内部
領域へ接続されている。
場合、同じ第１ゲート32には、内部領域からも入力信号
が接続されており、両信号のNAND論理された出力が内部
領域へ接続されている。
第２図は本発明の他の実施例のレイアウト構成図であ
る。本例では内部領域にRAMマクロ22を搭載している，
いわゆるRAM付きゲートアレイを取り上げている。入力
出力用セル50,51,52,53,54,55の使い方の考え方は第１
の実施例に準ずる。
る。本例では内部領域にRAMマクロ22を搭載している，
いわゆるRAM付きゲートアレイを取り上げている。入力
出力用セル50,51,52,53,54,55の使い方の考え方は第１
の実施例に準ずる。
以上説明したように本発明は、ゲートアレイやRAM付
きゲートアレイに於て入力出力用セルの構成として、内
部領域と同じ論理回路用セルを用いた第１のゲートと、
大駆動能力型の出力用第２ゲートを有し、当該入力出力
用セルを入力用として使用する時は、パッド領域の入力
端子から第１のゲートへ入力せしめ、他方，出力用とし
て使用する時は、内部領域からの信号を同じく第１のゲ
ートへ入力せしめ、その出力を第２のゲートへ入力せし
め、その出力を出力端子へ接続し、かつ入力及び出力い
ずれの使用時にも第１のゲートのリファレンス電圧を外
部より供給せしめることにより、入力として使用する時
は、チップ間でのリファレンス電圧を外部よりコントロ
ールすることが可能となり、最適マージンの確保が可能
となる効果がある。他方、出力して使用する時は、内部
領域から出力用セルを見た時、その出力が大駆動能力型
出力ゲートでありながら入力特性が内部領域のゲートと
全く同じであることから、出力セルも内部領域と全く同
じ設計規則で設計できるという効果がある。
きゲートアレイに於て入力出力用セルの構成として、内
部領域と同じ論理回路用セルを用いた第１のゲートと、
大駆動能力型の出力用第２ゲートを有し、当該入力出力
用セルを入力用として使用する時は、パッド領域の入力
端子から第１のゲートへ入力せしめ、他方，出力用とし
て使用する時は、内部領域からの信号を同じく第１のゲ
ートへ入力せしめ、その出力を第２のゲートへ入力せし
め、その出力を出力端子へ接続し、かつ入力及び出力い
ずれの使用時にも第１のゲートのリファレンス電圧を外
部より供給せしめることにより、入力として使用する時
は、チップ間でのリファレンス電圧を外部よりコントロ
ールすることが可能となり、最適マージンの確保が可能
となる効果がある。他方、出力して使用する時は、内部
領域から出力用セルを見た時、その出力が大駆動能力型
出力ゲートでありながら入力特性が内部領域のゲートと
全く同じであることから、出力セルも内部領域と全く同
じ設計規則で設計できるという効果がある。
第１図は本発明の一実施例を示すレイアウト構成図、第
２図は本発明の他の実施例を示すレイアウト構成図、第
３図は従来のゲートアレイでの入力出力部を示すレイア
ウト構成図である。 10,100,200……チップ、90,91,92,93,94,95,96……外部
端子（パッド）、11,12,13,14,15,16,50,51,52,53,54,5
5……入力出力用セル、30,31,32,33……第１のゲート、
40,41,42……第２のゲート、20,23,25……論理回路用セ
ル、21,24,26……配線領域、22……RAMマクロ。
２図は本発明の他の実施例を示すレイアウト構成図、第
３図は従来のゲートアレイでの入力出力部を示すレイア
ウト構成図である。 10,100,200……チップ、90,91,92,93,94,95,96……外部
端子（パッド）、11,12,13,14,15,16,50,51,52,53,54,5
5……入力出力用セル、30,31,32,33……第１のゲート、
40,41,42……第２のゲート、20,23,25……論理回路用セ
ル、21,24,26……配線領域、22……RAMマクロ。
Claims (1)
- 【請求項１】直交アレイ状に配列された複数個の論理回
路用セルを有する内部領域と、本チップの四周辺の外縁
に隣接して入出力用端子を有するパッド領域と、これら
の前記内部領域と前記パッド領域との間に置かれた入力
出力用セル領域とを有し、下地拡散工程を共通パターン
とし、配線工程を個別品種パターンとして製作される、
いわゆるゲートアレイ型半導体集積回路に於いて、前記
入力出力用セルは、内部領域と同じ論理回路用セルを用
いた第１のゲートと、大駆動能力型の第２のゲートとを
有し、前記入力出力用セルを入力用として使用する時
は、パッド領域の入力端子から信号を前記第１のゲート
の第１の入力端子に入力し、前記第１のゲートの第２の
入力端子に外部よりリファレンス電圧を入力して前記第
１のゲートの出力を内部領域に接続し、前記入力出力用
セルを出力用として使用する時は、内部領域からの信号
を前記第１のゲートへ入力し、この第１のゲートの正出
力信号と負出力信号を前記第２のゲートの各々の正入力
端子と負入力端子に接続し、この第２のゲートの出力を
パッド領域の出力端子に接続することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005498A JP2671537B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005498A JP2671537B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209853A JPH03209853A (ja) | 1991-09-12 |
| JP2671537B2 true JP2671537B2 (ja) | 1997-10-29 |
Family
ID=11612888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005498A Expired - Lifetime JP2671537B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671537B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112043A (ja) * | 1984-06-27 | 1986-01-20 | Toshiba Corp | マスタ−スライス型ゲ−トアレイ装置 |
| JPH01176118A (ja) * | 1987-12-29 | 1989-07-12 | Hitachi Ltd | ゲートアレイ集積回路 |
-
1990
- 1990-01-12 JP JP2005498A patent/JP2671537B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03209853A (ja) | 1991-09-12 |
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