JPH01176118A - ゲートアレイ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ゲートアレイ集積回路に関するもので、例
えば、ＲＡＭ　（ランダム・アクセス・メモリ）等のメ
モリを搭載するものに利用して特に有効な技術に関する
ものである。

〔従来の技術〕

バイポーラトランジスタからなるＥＣＬ　（Ｅａ＋１−
ｔｔｅｒ　　Ｃｏｕｐｌｅｄ　　Ｌ　ｏｇｉｃ）シリー
ズゲート回路を基本構成とする論理回路と、ＲＡＭ等の
メモリとを搭載するゲートアレイ集積回路がある。これ
らのゲートアレイ集積回路は、ユーザ仕様に応じてオプ
ショナルに設計追加されることで、各種のディジタル装
置を構成する。

ゲートアレイ集積回路については、例えば、１９８５年
１１月発行のｒ電子技術」第３２頁〜第３９頁に記載さ
れている。

〔発明が解決しようとする問題点〕

上記のようなＲＡＭを搭載するゲートアレイ集積回路に
よって、高速動作を必要とする多ビット構成の論理機箋
付メモリを実現する一つの方法として、ＲＡＭの前段に
入力バッファを設けることが提案されている。ＲＡＭに
入力されるアドレス信号や書き込みデータ等の人力信号
は、所定のクロック信号に従って上記入力バッファに取
り込まれる。これにより、入力信号間のスキューが縮小
され、ＲＡＭは、システムクロックに同期した高速動作
を行うことができる。

上記ゲートアレイ集積回路において、ＲＡＭの前段に設
けられる入力バッファは、第３図のデータバッファＤＢ
に代表されるように、ゲートアレイ集積回路に搭載され
る標準的なフリップフロップ回路ＦＦ４〜ＦＦ６によっ
て構成される。これらのフリップフロップ回路は、他の
標準的な論理回路と同様に、ＥＣＬシリーズゲートを基
本構成とし、そのクロック入力端子には、例えば反転内
部イネーブル信号７丁と反転タイミング信号Ｔ丁を受け
るノアゲート回路がそれぞれ設けられる。

これにより、フリップフロップ回路ＦＦ４〜ＦＦ６から
なるデータバッファＤＢは、反転内部イネーブル信号７
下及び反転タイミング信号Ｔ了がともにロウレベルとさ
れるとき、入力データＩＤＯ〜ＩＤｍを取り込み、ＲＡ
Ｍに伝達する。

ところが、上記のようなゲートアレイ集積回路には、次
のような問題点があることが、本願発明者等によって明
らかになった。すなわち、ＲＡＭの前段に設けられる入
力バッファは、前述のように、ゲートアレイ集積回路に
搭載される標準的なフリップフロップ回路によって構成
される。したがって、このようなゲートアレイ集積回路
により高速動作を必要とする多ビツト構成の論理機能付
メモリを構成する場合、ＲＡＭの前段に設けられる入力
バッファの各ビットは、同一の論理条件で状態遷移され
るにもかかわらず、個別にクロック入力用の論理ゲート
回路を含むものとなる。このため、入力バッファ等の回
路素子数が増えレイアウト所要面積が増大して、ゲート
アレイ集積回路が形成される半導体基板が大型化する。

また、例えば反転内部イネーブル信号ａｎや反転タイミ
ング信号７丁等の制御信号又はタイミング信号等に対す
るファンアウト数が増大し、複数段のクロフクアンブＣ
ＡＬ〜ＣＡ３及びＣＡ４〜ＣＡ６等を必要とする。これ
らのことは、論理機能付メモリの回路素子数をさらに増
大させるとともに、各クロック信号間のスキニーを生じ
させ、論理機能付メモリの高速化を制限する原因となる
。

この発明の目的は、回路素子数を削減し動作の高速化を
図ったゲートアレイ集積回路を提供することにある。こ
の発明の他の目的は、ゲートアレイ集積回路により構成
される論理機能付メモリ等の低コスト化と動作の高速化
を図ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

（問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリを搭載するゲートアレイ集積回路に、
共通のタイミング信号に従って同時に状態遷移されかつ
クロック入力用の論理ゲート回路を含まない基本的なフ
リップフロップ回路からなる複数のフリップフロップ回
路群を設け、これらのフリップフロップ回路群に供給さ
れるタイミング信号を、別途設けられる共通のタイミン
グ制御回路により形成するものである。

〔作　　用〕

上記した手段によれば、メモリの前段に設けられる入力
バッファ等の回路素子数を削減し、そのレイアウト所要
面積を縮小できるとともに、入力バッファに供給される
各タイミング信号間のスキューを小さ（することができ
るため、結果的にゲートアレイ集積回路により構成され
る論理機能付メモリ等の低コスト化と動作の高速化を図
ることができる。

〔実施例〕

第２図には、この発明が通用されたゲートアレイ集積回
路によって構成される論理機能付メモリの一実施例のブ
ロック図が示されている。同図の各ブロックを構成する
回路素子は、公知の半導体築積回路の製造技術によって
、特に制限されないが、単結晶シリコンのような１個の
半導体基板上において形成される。

この実施例のゲートアレイ集積回路は、特に制限されな
いが、バイポーラトランジスタからなるＥＣＬシリーズ
ゲート回路を基本構成とする多数の論理回路と、バイポ
ーラトランジスタからなるメモリセルを基本構成とする
１個のスタティック型ＲＡＭを搭載する。このうち、上
記論理回路には、標準的な論理ゲート回路やフリップフ
ロツブ回路に加えて、共通のタイミング信号に従って同
時に状態遷移されかつクロック入力用の論理ゲート回路
を含まない基本的なフリップフロップ回路からなる複数
のフリップフロップ回路群と、所定の制御信号に従って
上記フリップフロップ回路群に供給されるタイミング信
号を形成するためのタイミング制御回路とが含まれる。

この実施例のゲートアレイ集積回路は、特に制限されな
いが、ユーザ仕様に基づいた所定の設計追加が行われる
ことで、例えばアドレス変換バッファＴＬＢのような論
理機能付メモリを構成する。

上記フリップフロップ回路群は、適当に組み合わされる
ことによって、上記論理機能付メモリのＲＡＭにアドレ
ス信号や書き込みデータ等を伝達するための大カバフフ
ァを構成する。

この実施例の論理機能付メモリには、特に制限されない
が、図示されない外部のメモリ制御ユニットから、クロ
ンク信号ＣＰＩ〜ＣＰ４．イネーブル信号ＥＮ、ブロッ
ク選択信号ＴＩ、ライトイネーブル信号ＷＥ、アドレス
信号ＡＯ〜Ａ　ｉ　及び入力データＩＤＯ〜ＩＤｍ等が
供給される。論理機能付メモリは、上記イネーブル信号
ＥＮに従って選択的に動作状態とされる。この動作状態
において、論理機能付メモリは、ＲＡＭのアドレス信号
ＡＯ〜Ａｉによって指定されるアドレスをアクセスし、
入力データＩＤＯ〜ＩＤｍの書き込み動作や入力データ
ＩＤＯ”ｌＤｍと読み出しデータとの比較照合動作等を
行う、これらの動作は、特に制限されないが、上記４相
のクロック信号ＣＰ１〜ＣＰ４に同期して行われる。

第２図において、外部から供給されるクロック信号ＣＰ
Ｉ〜ＣＰ４は、特に制限されないが、クロック整形回路
ＣＰＴに入力され、その波形やパルス幅が修整される。

クロック整形回路ＣＰＴの出力信号は、相補内部クロッ
ク信号Ｌ１〜−ψ−４（ここで、非反転内部クロック信
号φ１と反転内部クロック信号Ｔ丁をあわせて相補内部
クロック信号１１のように表す、以下、相補信号につい
ては同様に信号名称の先頭文字に下線を付して表す）と
して、後述するタイミング制御回路ＴＣ，ＲＡＭ及び論
理部ＬＣに供給される。

同様に、外部から供給されるイネーブル信号ＥＮは、イ
ネーブル整形回路ＥＮＴに入力され、その波形やパルス
幅が修整される。イネーブル整形回路ＥＮＴの出力信号
は、内部イネーブル信号ｅｎとして、タイミング制御回
路ＴＣ，ＲＡＭ及び論理部ＬＣに供給される。

一方、外部から供給されるブロック選択信号Ｂ丁、ライ
トイネーブル信号ＷＥ、アドレス信号ＡＯ〜Ａｉ及び入
力データＩＤＯ”ｌＤｍは、それぞれ対応するブロック
選択信号バッファＢＳＢ。

ライトイネーブル信号バッファＷＥＢ、アドレスバッフ
ァＡＢ及びデータバッファＤＢに入力される。このうち
、ブロック選択信号バッファＢＳＢは、タイミング制御
回路ＴＣから供給されるタイミング信号φＳに従って、
上記プロンク選択信号ＢＳを取り込み、保持する。ブロ
ック選択信号バッファＢＳＢの出力信号は、内部ブロッ
ク選択信号ｂｓとして、ＲＡＭに供給される。同様に、
ライトイネーブル信号バッファＷＥＢは、タイミング制
御回路ＴＣから供給されるタイミング信号φＷに従って
、上記ライトイネーブル信号ＷＥを取り込み、保持する
。ライトイネーブル信号バッファＷＥＢの出力信号は、
内部ライトイネーブル信号ｗｅとして、ＲＡＭに供給さ
れる。アドレスバッファＡＢは、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φａに従って、上記ア
ドレス信号ＡＯ〜Ａｉを取り込み、保持する。アドレス
バッファＡＢの出力信号は、特に制限されないが、相補
内部アドレス信号ａＱ−ａｉとして、ＲＡＭに供給され
る。さらに、データバンファＤＢは、タイミング制御回
路ＴＣから供給されるタイミング信号φｄに従って、上
記入力データＩＤＯ〜ＩＤｍを取り込み、保持する。デ
ータバッファＤＢの出力信号は、相補内部書き込みデー
タ線ヱｄＯ〜ｗｄｍとして、ＲＡＭ及び論理部ＬＣに供
給される。上記タイミング信号φＳ、φａ、φＷ及びφ
ｄは、特に制限されないが、Ｉ対応する上記相補内部ク
ロック信号ｆ１〜ｉ４に従って形成される。これにより
、上記入力信号はそれぞれシステムクロック信号ＣＰＩ
〜ＣＰ４に同期化され、論理機能付メモリは、これらの
クロック信号に従って同期動作される。

タイミング制御回路ＴＣは、上記相補内部クロック信号
−ψ−１〜１４及び内部イネーブル信号ｅｎに従って、
上記各種のタイミング信号を形成し、各回路に供給する
。

ところで、この実施例のゲートアレイ集積回路は、前述
のように、標準的なフリップフロップ回路に加えて、共
通のタイミング信号に従って同時に状態遷移される複数
のフリップフロップ回路群を含む。この実施例の論理機
能付メモリにおいて、上記アドレスバッファＡＢ及びデ
ータバッファＤＢは、これらのフリップフロツブ回路群
を組み合わせることによって構成される。アドレスバッ
ファＡＢ及びデータバッファＤＢに共通のタイミング信
号すなわち上記タイミング信号φａ及びφｄ等を供給す
るタイミング制御回路ＴＣは、特に制限されないが、ゲ
ートアレイ集積回路に搭載される標準的な論理ゲート回
路によって構成される。

アドレスバッファＡＢとデータバッファＤＢ及びタイミ
ング制御回路ＴＣの具体的な構成と動作については、後
で詳細に説明する。

ＲＡＭは、特に制限されないが、バイポーラトランジス
タからなるメモリセルが格子状に配置されてなる複数の
メモリアレイを基本構成とする。

これらのメモリアレイは、上記内部ブロック選択信号ｂ
３に従って選択的に選択状態とされ、また相補内部アド
レス信号ＪＬ　０−ｉｉに従ってその対応するアドレス
が択一的に選択状態とされる。ＲＡＭは、上記内部ライ
トイネーブル信号ｗｅに従って選択的に書き込みモード
又は読み出しモードとされる。ＲＡ　Ｍは、書き込みモ
ードとされるとき、選択されたｍ＋１個のメモリセルに
対して、相補内部書き込みデータ線ヱｄＯ〜ヱｄｍを書
き込む、また、読み出しモードとされるとき、選択され
たｍ＋１個のメモリセルの記憶データを読み出し、内部
読み出しデータ線ｒｄＱ〜ｒｄｍとして論理部ＬＣに供
給する。

論理部ＬＣは、特に制限されないが、ＲＡＭから出力さ
れる内部読み出しデータｒｄＱ〜ｒｄｍと上記相補内部
書き込みデータ線ｗｄＱ　〜ｗｄｍとをビットごとに比
較照合するような論理動作を行う。その結果、内部出力
データｏｄＱ〜ｏｄｎを形成し、出カバソファＯＢに供
給する。

出カバソファＯＢは、図示されない所定のタイミング信
号に従って選択的に動作状態とされ、上記内部出力デー
タｏ　ｄ　０４０　ｄ　ｎを、出力データＯＤＯ〜ＯＤ
ｎとして、外部の図示されないメモリ制御ユニットに送
出する。

第１図には、第２図の論理機能付メモリのデータバッフ
ァＤＢ及びタイミング制御回路ＴＣの一実施例の回路図
が示されている。アドレスバッファＡＢは、第１図のデ
ータバッファＤＢと同様な回路構成とされる。なお、同
図において、図示されるバイポーラトランジスタは、す
べてＮＰＮ型トランジスタである。

第１図において、論理機能付メモリのデータバッファＤ
Ｂは、入力データＩＤＯ〜ＩＤｍに対応して設けられる
ｍ　＋　１　（Ｂのフリップフロップ回路ＦＦＩ〜ＦＦ
３を含む。これらのフリップフロップ回路は、フリップ
フロップ回路ＦＦＩに代表して示されるように、３対の
差動トランジスタＴ６・Ｔ７．Ｔ８・Ｔ９及びＴＩＯ・
Ｔｌｌを含む。

このうち、差動トランジスタＴ６・Ｔ７とトランジスタ
ＴＩＯ及び差動トランジスタＴ８・Ｔ９とトランジスタ
Ｔｌｌは、それぞれシリーズゲート形態とされる。

各フリップフロップ回路のトランジスタＴ６のベースに
は、対応する上記入力データＩＤＯ〜ＩＤｒｎがそれぞ
れ供給される。また、トランジスタＴ７のベースには、
所定の電圧とされる参照電位ｖｂ１が共通に供給される
。トランジスタＴ６及びＴ７のコレクタは、それぞれ抵
抗Ｒ３及びＲ４を介して回路の接地電位に結合される。

また、トランジスタＴ６及びＴ７の共通結合されたエミ
ッタは、上記トランジスタＴＩＯ及び電流源ＩＳ２を介
して回路の電源電圧Ｖｅｅに結合される。この電源電圧
Ｖｅｅは、特に制限されないが、所定の負の電圧とされ
る。これにより、差動トランジスタＴ６・Ｔ７は、トラ
ンジスタＴＩＯがオン状態とされるとき、参照電位Ｖｂ
ｌをその論理スレフシホルトレベルとする電流スイッチ
回路として機能する。

トランジスタＴ６及びＴ７のコレクタは、トランジスタ
Ｔ８及びＴ９のコレクタにそれぞれ共通結合され、さら
にトランジスタＴ１３及びＴ１２のベースにそれぞれ結
合される。これらのトランジスタＴＩ３及びＴＩ２のコ
レクタは、回路の接地電位に結合され、そのエミッタと
回路の電源電圧Ｖｅｅとの間には、負荷抵抗Ｒ６及びＲ
５がそれぞれ設けられる。これにより、トランジスタＴ
１３及びＴ１２は、対応する負荷抵抗Ｒ６及びＲ５とと
もに、出カニミッタフォロワ回路を構成する。トランジ
スタＴ１３及びＴ１２のエミッタ電圧は、出力バッファ
ＯＢの対応する出力信号すなわち反転内部書き込みデー
タ７了１〜ｗｄｍ及び非反転内部書き込みデータｗｄＱ
〜ｗｄｍとしてＲＡＭに供給されるとともに、トランジ
スタＴ９及びＴ８のベースにそれぞれ供給される。

トランジスタＴ８及びＴ９の共通結合されたエミッタは
、トランジスタＴｌｌのコレクタに結合される。トラン
ジスタＴｌｌのエミッタは、上記トランジスタＴＩＯの
エミッタに共通結合され、さらに上記電流源１３２を介
して回路の電源電圧Ｖｅｅに結合される。各フリップフ
ロップ回路のトランジスタＴＩＯのベースには、タイミ
ング制御回路ＴＣから上述のタイミング信号φｄが共通
に供給され、トランジスタＴｌｌのベースには、所定の
電圧とされる参照電位Ｖｂ２が共通に供給される。これ
により、差動トランジスタＴＩＯ・Ｔｌｌは、上記参照
電位Ｖｂ２をその論理スレフシホルトレベルとするもう
一つの電流スイッチ回路として機能する。

データバッファＤＢのフリップフロップ回路ＦＦ１〜Ｆ
Ｆ３は之上記タイミング信号φｄに従って、次のような
動作を行う。すなわち、まずタイミング信号φｄが参照
電位Ｖｂ２よりも高いノ飄イレヘルとされるとき、トラ
ンジスタＴＩＯがオン状態となり、トランジスタＴｌｌ
はカットオフ状態となる。これにより、電流源１３２に
よる動作電流は、差動トランジスタＴ６・Ｔ７に供給さ
れ、入力データＩ　Ｄ　Ｏ”、　Ｉ　Ｄ　ｍのレベル判
定動作が行われる。このとき、対応する入力データＩＤ
Ｏ〜ＩＤｍが、上記参照電位Ｖｂｌよりも高いハイレベ
ルであると、トランジスタＴ６がオン状態となり、トラ
ンジスタＴ７はカフ＋・オフ状態となる。

したがって、トランジスタＴ７のコレクタ電圧は、回路
の接地電位のようなハイレベルとされ、トランジスタＴ
６のコレクタ電圧は、負荷抵抗Ｒ３の抵抗値と電流源Ｉ
Ｓ２から供給される動作電流値の積によって決まる所定
のロウレベルとされる。

トランジスタＴ６及びＴ７のコレクタ電圧は、さらにト
ランジスタＴ１３及びＴ１２のベース・エミッタ電圧分
だけレベルシフトされた後、上記非反転内部書き込みデ
ータｗｄＱ〜ｗｄｍ及び反転内部書き込みデータｗｄＯ
ｘｗｄｍとして、ＲＡＭに伝達される。

次に、タイミング信号φｄが上記参照電位ｖｂ２よりも
低いロウレベルとされると、トランジスタＴＩＯはカッ
トオフ状態となり、代わってトランジスタ”Ｉ’ｌｌが
オン状態となる。したがって、差動トランジスタＴ６・
Ｔ　’／は非動作状態とされ、代わって他方の差動トラ
ンジスタ′１゛８・Ｔ９が動作状態とされる。前述のよ
うに、トランジスタＴ８及びＴ９のベースはトランジス
タ゛「１２及びＴ１３のエミッタにそれぞれ共通結合さ
れる。このため、トランジスタＴ８のベースには、トラ
ンジスタＴ１２によってそのベース・エミッタ電圧分だ
け低下されたトランジスタＴ９のコレクタ電圧が伝達さ
れ、トランジスタＴ９のベースには、迎にトランジスタ
Ｔ１３によってそのベース・エミッタ電圧分だけ低下さ
れたトランジスタＴ８のコレクタ電圧が伝達される。つ
まり、トランジスタＴ８は、トランジスタＴ１２のエミ
ッタ電圧すなわち対応する非反転内部書き込みデータｗ
ｄＱ〜ｗｄｍがロウレベル又はハイレベルとされるとき
、他方のトランジスタＴ１３のエミッタ電圧すなわち対
応する反転内部書き込みデータｗｄＱｘｗｄマをハイレ
ベル又はロウレヘルとするように作用する。同様に、ト
ランジスタＴ９は、トランジスタＴ１３のエミッタ電圧
すなわち対応する反転内部書き込みデータｗｄＯ〜ｗｄ
ｍがロウレベル又はハイレベルとされるとき、他方のト
ランジスタＴＩ２のエミッタ電圧すなわち対応する非反
転内部書き込みデータｗｄＱｘｗｄｍをノ＼イレベル又
はロウレベルとするように作用する。これにより、差動
トランジスタＴ８・Ｔ９及びトランジスタＴ１２、Ｔ１
３は、互いにランチ状態となり、タイミング信号φｄが
ロウレベルに変化される直前の入力データＩＤＯ〜工１
）ｍに従った状態を保持するものとなる。言うまでもな
く、フリップフロップ回路ＦＦＩ〜ＦＦ３は、次にタイ
ミング信号φｄがハイレベルとされるまでの間、このま
まの状態を保持する。

タイミング制御回路ＴＣは、上述のブロック選択信号バ
フファＢＳＢ、ライトイネーブル信号バッファＷＥＢ、
アドレスバッファＡＢ及びデータバッファＤＢに対応し
て設けられる４個のアンドゲート回路ＡＧＩ〜ＡＧ４を
含む。これらのアンドゲート回路には、上記イネーブル
整形回路ＥＮＴから、内部イネーブル信号ｅｎが制御信
号として共通に供給される。アンドゲート回路ＡＧＩに
は、さらに上記クロック整形回路ＣＰＴから、相補内部
クロック信号φ２・７丁が供給される。同様に、アンド
ゲート回路ＡＧ２．ＡＧ３及びＡＣ３には、さらに上記
クロック整形回路ＣＰＴから、相補内部クロック信号ψ
４・φ４．φ１・φ１及びφ３・アコがそれぞれ供給さ
れる。タイミング制御回路ＴＣのアンドゲート回陀、　
Ａ　Ｃ，１の出力信号は、上記タイミング１８号φＳと
して、上記ブロック選択信号バッファＢＳＢに供給され
る。同様に、アンドゲート回路ＡＧ２．ＡＧ３及びＡＣ
３の出力信号は、上記タイミング信号φＷ、φａ及びφ
ｄとして、上記ライトイネーブル信号バッファＷＥＢ、
アドレスバッファＡＢ及びデータバッファＤＢにそれぞ
れ供給される。

アンドゲート回路ＡＧＩ〜ＡＧ４は、第１図のアンドゲ
ート回路ＡＣ４に代表して示されるように、２対の差動
トランジスタＴ１・Ｔ２及びＴ３・Ｔ４を基本構成とす
る。トランジスタＴｌのコレクタは、負荷抵抗Ｒ１を介
して回路の接地電位に結合されるとともに、トランジス
タＴ４のコレクタ及びトランジスタＴ５のベースに共通
結合される。トランジスタＴ１及びＴ２のベースには、
上記反転内部クロック信号φ３及び非反転内部クロック
信号φ３がそれぞれ供給される。トランジスタＴｌ及び
Ｔ２の共通結合されたエミッタは、トランジスタＴ３及
び電流５ｒｓｔを介して回路の電源電圧Ｖｅｅに結合さ
れる。これにより、差動トランジスタＴ１・Ｔ２は、ト
ランジスタＴ３がオン状態とされるとき選択的に動作状
態とされ、相補内部クロック信号土３に従って相補的に
オン状態又はカットオフ状態とされる。

一方、トランジスタＴ４のエミッタは、上記トランジス
タＴ３のエミッタに共通結合され、さらに上記電流＃Ｉ
ＳＩを介して回路の電源電圧Ｖｅｅに結合される。トラ
ンジスタＴ３のベースには、上記イネーブル整形回路Ｅ
ＮＴから内部イネーブル信号ｅｎが供給され、トランジ
スタＴ４のベースには、上記参照電位Ｖｂ２が供給され
る。これにより、差動トランジスタＴ３・Ｔ４は、内部
イネーブル信号ｅｎに対して、上記参照電位Ｖｂ２を論
理スレッシホルトレベルとする電流スイッチ回路として
機能する。

トランジスタＴ５のコレクタは、回路の接地電位に結合
され、そのエミッタと回路の電源電圧■ｅｅとの間には
、負荷抵抗Ｒ２が設けられる。これにより、トランジス
タＴ５は、負荷抵抗Ｒ２とともに出カニミッタフォロワ
回路を構成するや　トランジスタＴ５のエミッタ電圧は
、対応す−る上記タイミング信号φＳ、φＷ、φａ及び
φｄとして、対応する入力バッファに供給される。

タイミング制御回路ＴＣのアンドゲート回路ＡＣ１〜Ａ
Ｇ４は、内部イネーブル信号ｅｎに従って、上記タイミ
ング信号φＳ、φＷ、φａ及びφｄを選択的に形成する
。すなわち、内部イネーブル信号ｅｎがロウレベルとさ
れるとき、トランジスタＴ４がオン状態となり、トラン
ジスタＴ３はカットオフ状態となる。このため、差動ト
ランジスタＴ１・Ｔ２は非動作状態とされ、トランジス
タＴ４のコレクタすなわちトランジスタＴ１のコレクタ
は、負荷抵抗Ｒ１の抵抗値と電流源１３１から供給され
る動作電流値の積によって決まる所定のロウレベルとさ
れる。トランジスタＴ１のコレクタ電圧は、さらにトラ
ンジスタＴ５のベース・エミッタ電圧分だけ低くされ、
各アンドゲート回路の出力信号すなわちタイミング信号
φＳ、φＷ、φａ及びφｄとして出力される。つまり、
内部イネーブル信号ｅｎがロウレベルとされるとき、タ
イミング信号φＳ、φＷ、φａ及びφｄは、対応する相
補内部クロック信号！−１”ＪＬ　４に関係なく、ロウ
レベルとされる。

次に、内部イネーブル信号ｅｎがハイレベルとされると
、タイミング制御回路ＴＣの各アンドゲート回路では、
トランジスタＴ４がカットオフ状態となり、代わってト
ランジスタＴ３がオン状態となる。これにより、差動ト
ランジスタＴＩ・Ｔ２が動作状態とされる。このとき、
対応する相補内部クロック信号互１〜ｉ４が論理“０”
とされ、反転内部クロック信号７Ｔ〜７Ｔが非反転内部
クロック信号φ１〜φ４よりも高いハイレベルであると
、トランジスタＴ１がオン状態となり、トランジスタＴ
２がカットオフ状態となる。このため、トランジスタＴ
２のコレクタ電圧は回路の接地電位のようなハイレベル
とされ、トランジスタＴｌのコレクタ電圧は、負荷抵抗
Ｒ１の抵抗値と電流源１３１から供給される動作電流値
の積によって決まる所定のロウレベルとされる。一方、
差動トランジスタＴ１・Ｔ２が動作状態とされるとき、
対応する相補内部クロック信号１ｌ−１４が論理“１゛
とされ、反転内部クロック信号７了〜７τが非反転内部
クロック信号φ１〜φ４よりも低いロウレベルであると
、トランジスタＴ１はカットオフ状態となり、代わって
トランジスタＴ２がオン状態となる。このため、トラン
ジスタＴ１のコレクタ電圧は、回路の接地電位のような
ハイレベルとされる。トランジスタＴ１のコレクタ電圧
は、トランジスタＴ５のベース・エミッタ電圧分だけ低
くされ、各アンドゲート回路の出力信号すなわちタイミ
ング信号φＳ、φＷ、φａ及びφｄとして出力される。

つまり、内部イネーブル信号ｅｎがハイレベルとされる
とき、タイミング信号φＳ。

φＷ、φａ及びφｄは、対応する相補内部クロッ１ｉ号
＋６１〜＄４に従って選択的にハイレベルとされるもの
となる。言い換えるならば、非反転内部クロック信号φ
１〜φ４は、内部イネーブル信ｑｅｎがハイレベルとさ
れるサイクルだけ伝達され、ハイレベルのタイミング信
号φＳ、φＷ、φａ及びφｄとなる。

前述のように、これらのタイミング信号φ３゜φＷ、φ
ａ及びφｄは、対応するブロック選択信号バッファＢＳ
Ｂ、　　ライトイネーブル信号バー／　７アＷＥＢ、ア
ドレスバッファＡＢ及びデータバッファＤＢに供給され
、これによって対応するブロック選択信号τ丁、ライト
イネーブル信号ＷＥ。

アドレス信号ＡＯ〜Ａｌ及び入力データＩＤＯ〜ＩＤｍ
が対応する入力バッファにそれぞれ取り込まれ、ＲＡ　
Ｍに伝達される。

以上のように、この実施例の論理機能付メモリは、１個
のＲＡＭと標準的な多数の論理ゲート回路を搭載するゲ
ートアレイ集積回路によって構成される。ゲートアレイ
集積回路は、さらに、共通のタイミング信号に従って同
時に状！３遷移されかつクロック入力用の論理ゲート回
路を含まない基本的なフリップフロップ回路による構成
される複数のフリップフロツブ回路群と、これらのフリ
ップフロツブ回路群に対して上記タイミング信号を供給
するタイミング制御回路を含む。フリップフロップ回路
群は、上記ＲＡＭにアドレス信号ＡＯ〜Ａｔや入カデー
タＩＤＯ〜ＩＤｍ等を伝達するための入力バッファを構
成する。各入力信号は、所定のタイミング信号に従って
対応する入力バッファに取り込まれ、保持される。した
がって、各入力信号は、タイミング信号すなわちシステ
ムクロック信号に対して同期化され、各信号間のスキュ
ーが小さくされるとともに、ゲートアレイ集積回路の標
準的なフリップフロップ回路を用いる場合と比較して、
入力バッファの回路素子数が著しく削減され、そのレイ
アウト所要面積が縮小される。これにより、ゲートアレ
イ集積回路により構成される論理機能付メモリの低コス
ト化が図られるとともに、等測的にその動作が高速化さ
れるものである。

以上の本実施例に示されるように、この発明をＲＡＭを
搭載し論理機能付メモリ等を構成するゲートアレイ−集
積回路に通用した場合、次のような効果が得られる。す
なわち、 （１１ＲＡ　Ｍ等を搭載するゲートアレイ集積回路に、
共通のタイミング信号に従って同時に状態遷移されかつ
クロック入力用の論理ゲート回路を含まない基本的なフ
リップフロップ回路からなる複数のフリップフロップ回
路群を設け、これらのフリップフロップ回路群に上記共
通のタイミング信号を供給するためのタイミング制御回
路を設けることで、ＲＡＭ等の前段に設けられる入力バ
ッファ等の回路素子数を削減し、そのレイアウト所要面
積を縮小できるという効果が得られる。

（２）上記ｆｌＪ項により、大力バッファに供給される
各タイミング信号間のスキューを小さ（することができ
るという効果が得られる。

（３）上記（１１項及び（２）項により、ゲートアレイ
集積回路により構成される論理機能付メモリ等の低コス
ト化と動作の高速化を図ることができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の実施
例において、データバッフ７ＤＢは、非反転信号又は反
転信号のみを出力するものであってもよいし、タイミン
グ信号φＳ、φＷ、φａ及びφｄは、それぞれ相補信号
とされるものであってもよい、タイミング制御回路ＴＣ
のアンドゲート回路ＡＧＬ〜ＡＧ４は、それぞれ３人力
以上の論理ゲート回路とされることもよいし、内部クロ
ック信号φ１〜φ４は、特に相補信号である必要はない
。各回路は、回路の接地電位を正の電源電圧とし回路の
電源電圧Ｖｅｅを接地電位とすることもよいし、電源電
圧の極性を入れ換えることで、ＰＮＰ型のバイポーラト
ランジスタを用いるものであってもよい。各フリップフ
ロップ回路群は、タイミング制御回路ＴＣのアンドゲー
ト回路のファンアウトに応じて適当な数ごとに分割され
ることもよいし、これらの分割されたフリップフロップ
回路群ごとにタイミング制御回路用のアンドゲート回路
を組み合わせて用意することもよい。クロック信号ＣＰ
Ｉ〜ＣＰ４及び内部クロック信号φ１〜φ４は、特に４
相である必要はないし、クロック信号と各タイミング信
号は、任忘の組み合わせをとることができる。

第２図の実施例において、論理機能付メモリは論理部Ｌ
Ｃを含む必要はないし、大力バッファは、各入力信号に
対応してすべて設けられる必要もない、タイミング制御
回路ＴＣに制御信号として供給される内部イネーブル信
号ｅｎは、例えば論理部ＬＣによって形成される他の信
号であってもよい、また、出カバソファＯＢを、上記の
ようなりリップフロップ回路群によって構成することも
よい。さらに、第り図に示されるデータバッファＤＢ及
びタイミング制御回路ＴＣの具体的な回路構成や、第２
図に示される論理機能付メモリのブロック構成及び各制
御信号やタイミング信号の組み合わせ等、種々の実施形
態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理機能付メモリを
構成するゲートアレイ集積回路に通用した場合について
説明したが、それに限定されるものではなく、例えば、
他の各種のディジタル装置を構成する同様なゲートアレ
イ集積回路にも通用できる。本発明は、少なくとも共通
のタイミング信号に従って同時に状態遷移される複数の
フリップフロップ回路を必要とするゲートアレイ集積回
路に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわら、ＲＡＭ等を搭載するゲートアレイ集積回
路に、共通のタイミング信号に従って同時に状態遷移さ
れかつクロック入力用の論理ゲート回路を含まない基本
的なＥＣＬフリップフロップ回路によって構成される複
数のフリップフロップ回路群を設け、これらのフリップ
フロップ回路群に上記共通のタイミング信号を供給する
ためのタイミング制御回路を設けることで、ＲＡＭ等の
前段に設けられる入力バッファ等の回路素子数を削減し
、そのレイアウト所要面積を縮小できるとともに、入力
バッファ等に供給される各タイミング信号間のスキニー
を小さくすることができるため、ゲートアレイ集積回路
により構成される論理機能付メモリ等の低コスト化と動
作の高速化を図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたゲートアレイ集積回路
により構成される論理機能付メモリのデータバッファ及
びタイミング制御回路の一実施例を示す回路図、 第２図は、第１図のデータバッファ及びタイミング制御
回路を含む論理機能付メモリの一実施例を示すブロック
図、 第３図は、この発明に先立って本願発明者等が開発した
論理機能付メモリのデータバッファの一例を示す回路図
である。 ＤＢ・・・データバッファ、ＦＦＩ〜ＦＦ６・・・フリ
ップフロップ回路、ＴＣ・・・タイミング制御回路、Ａ
ＣＩ〜ＡＧ４・・・アンドゲート回路、Ｔｌ−７１３・
・・Ｎ　Ｐ　Ｎ型バイポーラトランジスタ、Ｒ１−Ｒ６
・・・抵抗、１３１−ＩＳ２・・・電流源。 ＣＰＴ・・・クロ７り整形回路、ＥＮＴ・・・イネーブ
ル整形回路、ＢＳＢ・・・ブロック選択信号バッファ、
ＷＥＢ・・・ライトイネーブル信号バッファ、ＡＢ・・
・アドレスバッファ、ＲＡＭ・・・ランダム・アクセス
・メモリ、ＬＣ・・・論理部、ＯＢ・・・出力バッファ
。 ＣＡＬ〜ＣＡ６・・・クロックアンプ。

Claims (1)

1. 【特許請求の範囲】 １、ＥＣＬシリーズゲート回路を基本構成とし共通のタ
   イミング信号に従って同時に状態遷移されかつタイミン
   グ制御用の論理ゲート回路を含まない複数のフリップフ
   ロップ回路を具備することを特徴とするゲートアレイ集
   積回路。 ２、上記ゲートアレイ集積回路は、さらに所定の制御信
   号に従って上記タイミング信号を形成するタイミング制
   御回路を含むことを特徴とする特許請求の範囲第１項記
   載のゲートアレイ集積回路。 ３、上記ゲートアレイ集積回路は、メモリを内蔵するも
   のであって、上記フリップフロップ回路は、上記メモリ
   に所定の入力信号を伝達するための入力バッファを構成
   するものであることを特徴とする特許請求の範囲第１項
   又は第２項記載のゲートアレイ集積回路。