JP2598417B2 - ディジタル情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル情報処理装置に関するもの
で、例えば、高速コンピュータ等に利用して有効な技術
に関するものである。

〔従来の技術〕

高速動作可能な論理LSI（大規模集積回路）によって
構成される高速コンピュータがある。これらの高速コン
ピュータは、クロック信号を形成するクロック発生部を
含む。各論理LSIは、上記クロック信号に従って同期動
作される複数のフリップフロップを含む。

高速コンピュータについては、例えば、日経マグロウ
ヒル社発行、1986年６月２日付「日経エレクトロニク
ス」の179頁〜209頁に記載されている。

〔発明が解決しようとする問題点〕

上記のような高速コンピュータにおいて、クロック発
生部によって形成されるクロック信号は、例えば第６図
に示されるように、所定の位相指をもちかつ同時にハイ
レベルとされることのない複数相のクロック信号とされ
る。これらのクロック信号φo1〜φo4は、例えば第５図
に示されるように、対応するクロック供給配線を介し
て、複数の論理集積回路LSIEないしLSIHにそれぞれ供給
される。クロック信号φo1〜φo4は、さらに対応して設
けられるクロック分配回路CD5〜CD8を介して、各論理集
積回路の内部回路に供給される。

ところが、コンピュータの高速化が進みそのマシンサ
イクルが短縮されるのにともなって、次のような問題が
生じた。すなわち、クロック発生部CGから各論理集積回
路LSIEないしLSIHに対して上記クロック信号を供給する
配線は、その断面積や長さ及び配線間距離等に従って寄
生容量や寄生抵抗及び寄生インダクタンス等を持つ。コ
ンピュータのマシンサイクルが短縮されるのにともなっ
て、クロック信号φo1〜φo4の周期が短縮され同時にそ
のパルス幅が小さくされることで、上記のような寄生容
量等の影響は大きくなり、クロック信号の波形に比較的
大きな歪みが発生する。このため、各論理集積回路の内
部回路が正常に動作できなくなり、結果的にコンピュー
タの高速化が制限されるものである。

この発明の目的は、ディジタル情報処理装置における
クロック信号の変形歪みを少なくすることにある。この
発明の他の目的は、比較的簡単な回路を追加することで
マシンサイクルの高速化を図った高速コンピュータを提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
コンピュータ等を構成する各論理集積回路に、基本クロ
ック信号に従って上記基本クロック信号より小さいパル
ス幅とされる内部クロック信号を形成するクロック整形
回路をそれぞれ設け、クロック発生部から各論理集積回
路に供給される基本クロック信号のデューティをほぼ50
％とするものである。

基本クロック信号（φ１）を受け該基本クロック信号
より小さいパルス幅の内部クロック信号（φa1）を形成
するクロック整形回路（CT1）を含む複数の論理集積回
路（LSIA〜LSID）と、 上記基本クロック信号（φ１）を形成し上記複数の論
理集積回路（LSIA〜LSID）に供給するクロック発生部
（CG）とを具備するディジタル情報処理装置であって、 上記複数の論理集積回路のそれぞれの上記クロック整
形回路（CT1）は、 上記基本クロック信号（φ１）を受ける入力バッファ
（IB1）と、 上記入力バッファ（IB1）の出力信号を反転し、所定
の時間遅延する反転遅延回路（DF1,DF2）と、 上記入力バッファ（IB1）の上記出力信号と上記反転
遅延回路（DF1,DF2）の反転遅延信号とを受けることに
より上記内部クロック信号（φa1）を形成するアンドゲ
ート回路（AG1）とを含み、 上記複数の論理集積回路のそれぞれは上記クロック整
形回路で形成された上記内部クロック信号（φa1）が供
給される複数のECLフリップフロップ（FF1,FF2）を含
み、 上記複数の論理集積回路のそれぞれの上記クロック整
形回路の上記反転遅延回路は従属接続された複数の遅延
用ECLフリップフロップ（DF1,DF2）で構成されてなるこ
とを特徴とする（第１図、第３図参照）。

〔作用〕

上記した手段によれば、基本クロック信号のデューテ
ィをほぼ50％とすることで、等価的に基本クロック信号
の高次周波数成分を抑え、寄生容量等の影響を少なくす
ることができるため、クロック信号の周期を短縮し、コ
ンピュータ等のマシンサイクルをさらに高速化できる。

さらに、本発明の具体的実施形態によれば、複数の論
理集積回路のそれぞれの内部の半導体製造プロセスのバ
ラツキによって内部クロック信号（φa1）が供給される
複数のECLフリップフロップ（FF1,FF2）の遅延時間が大
きくなる場合には、内部クロック信号（φa1）を形成す
るクロック整形回路（CT1）の従属接続された複数の遅
延用ECLフリップフロップ（DF1,DF2）の遅延時間も大き
くなり、クロック整形回路で形成されて複数のECLフリ
ップフロップ（FF1,FF2）に供給される内部クロック信
号（φa1）のパルス幅も大きくなって、複数のECLフリ
ップフロップ（FF1,FF2）の動作タイミング余裕が十分
に確保され、逆に、半導体製造プロセスのバラツキによ
って複数のECLフリップフロップ（FF1,FF2）の遅延時間
が小さくなった場合は、内部クロック信号（φa1）のパ
ルス幅が小さくなり、不必要な動作タイミング余裕と無
駄な消費電力を削減できるという顕著な効果を奏するも
のである。

〔実施例〕

第３図には、この発明が適用された高速コンピュータ
の一実施例の接続図が示されている。

同図において、この実施例の高速コンピュータは、ク
ロック発生部CGと、複数の論理集積回路LSIAないしLSID
に形成される論理回路とを含む。特に制限されないが、
これらのクロック発生部及び論理集積回路は、一つの実
装ボード上に配置され、この実装ボード上に形成される
プリント配線等によって結合される。

特に制限されないが、論理集積回路LSIAないしLSID
は、ECL（Emitter Coupled Logic）回路を基本構成と
し、それぞれ複数のECL論理ゲート回路やECLフリップフ
ロップを含む。論理集積回路LSIAないしLSIDは、さら
に、クロック発生部CGから供給される４相の基本クロッ
ク信号φ１〜φ４に対応して設けられる４個のクロック
整形回路CT1〜CT4及びクロック分配回路CD1〜CD4をそれ
ぞれ含む。これらのクロック整形回路CT1〜CT4及びクロ
ック分配回路CD1〜CD4は、上記基本クロック信号φ１〜
φ４をもとに、内部クロック信号φa1〜φa4ないしφd1
〜φd4をそれぞれ形成する。各論理集積回路に含まれる
ECLフリップフロップ等は、これらの内部クロック信号
φa1〜φa4ないしφd1〜φd4に従って、同期動作され
る。

この実施例のコンピュータにおいて、基本クロック信
号φ１〜φ４は、特に制限されないが、そのデューティ
が約50％とされる。また、各論理集積回路のECLフリッ
プフロップ等に供給される内部クロック信号φa1〜φa4
ないしφd1〜φd4は、そのデューティが例えば15％程度
とされ、それぞれ同時にハイレベルとされることのない
複数相のクロック信号とされる。これにより、実装ボー
ド内のプリント配線を介して伝達される基本クロック信
号の高次周波数成分が抑制され、プリント配線の寄生容
量等による基本クロック信号の波形歪みが少なくされ
る。

第３図において、クロック発生部CGは、特に制限され
ないが、水晶振動子の固有振動数に従って所定の周波数
の基本パルスを形成する発振回路を含む。また、上記基
本パルスのデューティを約50％に設定するためのタイミ
ング設定回路と、上記タイミング設定回路の出力信号を
遅延することで上記４相の基本クロック信号φ１〜φ４
を形成する遅延回路とを含む。基本クロック信号φ１〜
φ４は、その周期をTsとするとき、その立ち上がりエッ
ジすなわち位相がそれぞれTs/4ずつシフトされる。

クロック発生部CGによって形成される基本クロック信
号φ１〜φ４は、それぞれ対応するプリント配線を介し
て、論理集積回路LSIA〜LSIDの対応するクロック整形回
路CT1〜CT4に共通に供給される。

論理集積回路LSIAないしLSIDは、前述のように、ECL
回路からなる複数のECL論理ゲート回路やECLフリップフ
ロップを含む。これらのECL論理ゲート回路及びECLフリ
ップフロップ等は、所定の組み合わせで結合されること
によって、高速コンピュータの算術論理演算ユニットや
その他の論理回路を構成する。

論理集積回路LSIAないしLSIDのクロック整形回路CT1
〜CT4は、後述するように、対応する基本クロック信号
φ１〜φ４を受ける入力バッファと、上記入力バッファ
の出力信号を反転しかつ所定の時間だけ遅延する反転遅
延回路と、上記入力バッファ及び反転遅延回路の出力信
号を受ける２入力アンドゲート回路とをそれぞれ含む。
クロック整形回路CT1〜CT4は、クロック発生部CGから供
給される基本クロック信号φ１〜φ４を受け、そのパル
ス幅を短縮する。これにより、各基本クロック信号のデ
ューティは、約15％とされる。前述のように、基本クロ
ック信号φ１〜φ４の位相は、その周期Tsの1/4ずつシ
フトされる。したがって、基本クロック信号φ１〜φ４
は、同時にハイレベルとなることのない複数相のクロッ
ク信号となる。

クロック整形回路CT1〜CT4の出力信号は、対応するク
ロック分配回路CD1〜CD4に伝達され、さらに内部クロッ
ク信号φa1〜φa4ないしφd1〜φd4として、対応する論
理集積回路の内部回路に供給される。

クロック分配回路CD1〜CD4は、特に制限されないが、
ECLインバータ回路からなる複数のクロックアンプを含
む。これらのクロックアンプは、所定の組み合わせでト
リー状に結合され、結果的に各内部クロック信号のファ
ンアウトが拡大される。

各論理集積回路に設けられるクロック整形回路CT1〜C
T4及びクロック分配回路CD1〜CD4の具体的な構成とその
動作については、後で詳細に説明する。

第１図には、第３図のクロック整形回路及びクロック
分配回路の一実施例の回路図が示されている。同図に
は、論理集積回路LSIAの基本クロック信号φ１に対応し
て設けられるクロック整形回路CT1及びクロック分配回
路CD1が例示的に示される。論理集積回路LSIAには、基
本クロック信号φ２〜φ４に対応して、同様な回路構成
とされるクロック整形回路CT2〜CT4及びクロック分配回
路CD2〜CD4が設けられる。同様に、他の論理集積回路LS
IBないしLSIDにも、同様な回路構成とされる４個のクロ
ック整形回路CT1〜CT4及びクロック分配回路CD1〜CD4
が、基本クロック信号φ１〜φ４に対応して設けられ
る。以下、クロック整形回路CT1及びクロック分配回路C
D1を例に、クロック整形回路及びクロック分配回路の構
成と動作の概要及びその特徴を説明する。

第１図において、クロック発生部CGから論理集積回路
LSIAの対応する外部端子を介して供給される基本クロッ
ク信号φ１は、図示されない入力保護回路を経て、入力
バッファIB1の入力端子に供給される。入力バッファIB1
は、特に制限されないが、ECL回路からなる電流スイッ
チ回路を基本構成とする。この電流スイッチ回路には、
特に制限されないが、所定の参照電位が供給される。入
力バッファIB1は、上記参照電位を論理スレッシュホル
ドレベルとして基本クロック信号φ１のレベル判定動作
を行い、相補内部信号a1・▲▼を形成する。

相補内部信号a1・▲▼は、アンドゲート回路AG1
の一方の相補入力端子I1・▲▼に供給されるととも
に、遅延フリップフロップDF1〜DF2からなる反転遅延回
路DLに供給される。

第２図には、遅延フリップフロップDF1の一実施例の
回路図が示されている。遅延フリップフロップDF2は、
第２図の遅延フリップフロップDF1と同一の回路構成と
される。また、後述するように、論理集積回路LSIAに設
けられる論理回路は、第２図の遅延フリップフロップDF
1と同一の回路構成とされるECLフリップフロップFF1〜F
F2を含む。第１図の回路図の説明を進める前に、第２図
に従って反転遅延回路DLを構成する遅延フリップフロッ
プDF1〜DF2の構成と動作の概要を説明する。

第２図において、遅延フリップフロップDF1は、特に
制限されないが、３組の差動トランジスタT1・T2とT4・
T5及びT3・T6からなるシリーズゲートを基本構成とす
る。差動トランジスタT1・T2の共通結合されたエミッタ
は、トランジスタT3のコレクタに結合される。同様に、
差動トランジスタT4・T5の共通結合されたエミッタは、
トランジスタT6のコレクタに結合される。さらに、差動
トランジスタT3・T6の共通結合されたエミッタは、定電
流源IS1を介して回路の電源電圧Veeに結合される。

差動トランジスタT1・T2のベースは、この遅延フリッ
プフロップDF1の相補入力端子Ｄ・とされる。また、
トランジスタT3のベースは、この遅延フリップフロップ
DF1のトリガ入力端子Ｔとされる。トランジスタT6のベ
ースには、所定の参照電位Vbbが供給される。

差動トランジスタT1・T2のコレクタと回路の接地電位
との間には、負荷抵抗R1及びR2が設けられる。これらの
差動トランジスタT1・T2のコレクタはそれぞれ差動トラ
ンジスタT4・T5のコレクタに結合され、さらにトランジ
スタT7及びT8のベースに結合される。

トランジスタT7のコレクタは回路の接地電位に結合さ
れ、そのエミッタと回路の電源電圧Veeとの間には負荷
抵抗R3が設けられる。同様に、トランジスタT8のコレク
タは回路の接地電位に結合され、そのエミッタと回路の
電源電圧Veeとの間には負荷抵抗R4が設けられる。これ
により、トランジスタT7及びT8は、対応する負荷抵抗R3
及びR4とともに、それぞれ出力エミッタフォロア回路を
構成する。トランジスタT7のエミッタ電圧は、上記トラ
ンジスタT5のベースに帰還されるとともに、この遅延フ
リップフロップDF1の反転出力信号Ｑとして出力され
る。同様に、トランジスタT8のエミッタ電圧は、上記ト
ランジスタT4のベースに帰還されるとともに、このフリ
ップフロップ回路の非反転出力信号Ｑとして出力され
る。

前述のように、第２図のフリップフロップが遅延フリ
ップフロップDF1として用いられるとき、その相補入力
端子Ｄ・には入力バッファIB1から出力される相補内
部信号a1・▲▼が供給され、そのトリガ入力端子Ｔ
には所定のハイレベル電圧V_Hが供給される。このハイレ
ベル電圧V_Hは、トランジスタT6のベースに供給される参
照電位Vbbよりも高い電圧とされる、したがって、遅延
フリップフロップDF1のトランジスタT3は常時オン状態
となり、トランジスタT6がカットオフ状態となる。

このとき、相補内部信号a1・▲▼が論理“0"とさ
れ、非反転入力端子Ｄに供給される非反転内部信号a1が
反転入力信号に供給される反転内部信号▲▼より
低くされる場合、トランジスタT1はカットオフ状態とな
り、トランジスタT2がオン状態となる。これにより、ト
ランジスタT1のコレクタ電位は回路の接地電位のような
ハイレベルとなり、トランジスタT2のコレクタ電位は定
電流源IS1の電流値と抵抗R2によって決まる所定のロウ
レベルとなる。一方、相補内部信号a1・▲▼が論理
“1"となり、非反転入力端子Ｄに供給される非反転内部
信号a1が反転入力信号に供給される反転内部信号▲
▼より高くなると、トランジスタT1がオン状態とな
り、トランジスタT2はカットオフ状態となる。これによ
り、トランジスタT1のコレクタ電位は定電流源IS1の電
流値と抵抗R1によって決まる所定のロウレベルとなり、
代わってトランジスタT2のコレクタ電位が回路の接地電
位のようなハイレベルとなる。

差動トランジスタT1・T2のコレクタ電圧は、出力エミ
ッタフォロア回路を構成するトランジスタT7及びT8のベ
ース・エミッタ電圧分だけ低くされ、相補出力信号Ｑ・
として、次段の遅延フリップフロップに伝達される。

ところで、トンランジスタT7及びT8のエミッタ電圧す
なわち相補出力信号Ｑ・は、前述のように、差動トラ
ンジスタT4・T5のベースにそれぞれ帰還される。これら
の差動トランジスタT4・T5は、トリガ入力端子Ｔにハイ
レベル電圧V_Hが供給されトランジスタT6がカットオフ状
態とされることで非動作状態とされる。トリガ入力端子
Ｔに供給されるクロック信号のレベルが参照電位Vbbよ
り低くされ、トランジスタT6がオン状態となると、差動
トランジスタT4・T5は動作状態となる。この動作状態に
おいて、差動トランジスタT4・T5は上記トランジスタT8
及びT7のエミッタ電圧すなわち相補出力信号Ｑ・に従
ってオン状態又はカットオフ状態となる。差動トランジ
スタT4・T5のコレクタ電圧は、さらにトランジスタT7及
びT8のベースに伝達される。これにより、差動トランジ
スタT4・T5及びトランジスタT7・T8を介する正帰還ルー
プが形成され、ラッチ状態となる。

つまり、第２図の遅延フリップフロップDF1は、その
トリガ入力端子Ｔに所定のハイレベル電圧V_Hが供給され
ることで常にトリガされた状態となり、相補入力端子Ｄ
・に供給される入力信号をその信号伝達遅延時間分だ
け遅延する遅延素子として機能する。一方、そのトリガ
入力端子Ｔに所定の内部クロック信号が供給されると
き、内部クロック信号のハイレベルにおいて相補入力端
子Ｄ・に供給される入力信号を取り込み、内部クロッ
ク信号のロウレベルにおいて直前の状態を維持する通常
のECLフリップフロップFF1等として機能する。

第１図において、上記のような遅延フリップフロップ
DF1〜DF2が直列接続されてなる反転遅延回路DLは、入力
バッファIB1から出力される相補内部信号a1・▲▼
を、遅延フリップフロップDF1〜DF2の合計した伝達遅延
時間Tdだけ遅延させる。反転遅延回路DLの出力信号すな
わち相補内部信号a2・▲▼は、さらに反転された
後、アンドゲート回路AG1の他方の相補入力端子I2・▲
▼に供給される。

アンドゲート回路AG1は、２入力のECL論理ゲート回路
によって構成され、上記相補内部信号a1・▲▼及び
a2・▲▼に従って相補内部信号a3・▲▼を選択
的に形成する。すなわち、相補内部信号a1・▲▼及
びa2・▲▼がともに論理“1"とされるとき、アンド
ゲート回路AG1はその相補出力端子Ｏ・Ｏから出力され
る相補内部信号a3・▲▼は論理“１（０）”とす
る。また、相補内部信号a1・▲▼又はa2・▲▼
のいずれかが論理“0"とされるとき、アンドゲート回路
AG1は上記相補内部信号a3・▲▼を論理“１
（０）”とする。相補内部信号a3・▲▼は、クロッ
ク整形回路CT1の出力信号として、クロック分配回路CD1
に供給される。

クロック分配回路CD1は、特に制限されないが、クロ
ックアンプCA1〜CA3に代表される複数のクロックアンプ
を含む。これらのクロックアンプは、ECL回路によって
構成され、所定の組み合わせでトリー状に結合される。
これにより、基本クロック信号φ１をもとに形成される
内部クロック信号のファンアウトが、結合される論理回
路数に対応して拡大される。

クロック分配回路CD1のクロックアンプCA1の相補入力
端子には、クロック整形回路CT1から出力される相補内
部信号a3・▲▼が供給される。クロックアンプCA1
の相補出力信号は、次段のクロックアンプCA2〜CA3の相
補入力端子に共通に供給される。クロックアンプCA2及
びCA3の非反転出力信号は、上述の内部クロック信号φa
1として、論理集積回路LSIAの各論理回路に供給され
る。

論理集積回路LSIAの各論理回路には、第１図に例示的
に示されるように、上記遅延フリップフロップDF1〜DF2
と同様な回路構成とされる複数のECLフリップフロップF
F1〜FF2等が含まれる。これらのECLフリップフロップ
は、クロック分配回路CD1から出力される内部クロック
信号φa1に従って、同期動作される。論理集積回路LSIA
の各論理回路には、他の内部クロック信号φa2〜φa4に
従って同期動作される同様な多数のECLフリップフロッ
プが含まれる。

ところで、これらのECLフリップフロップは、それを
構成する各回路素子のプロセスバラツキに従った所定の
伝達遅延特性を持つ。また、この伝達遅延特性に従っ
て、そのラッチ状態を反転させるために必要な動作時間
が決定される。このため、各ECLフリップフロップのト
リガ入力端子Ｔに供給される内部クロック信号φa1〜φ
a4のパルス幅は、論理集積回路LSIAに含まれるすべての
ECLフリップフロップの動作時間をカバーしうる値とさ
れる。

第４図には、第１図の論理集積回路LSIAのクロック整
形回路CT1及びクロック分配回路CD1の一実施例のタイミ
ング図が示されている。同図には、上記クロック整形回
路CT1及びクロック分配回路CD1の各部の信号波形ととも
に、基本クロック信号φ２〜φ４及び内部クロック信号
φo2〜φo4が示される。

第４図において、基本クロック信号φ１〜φ４は、前
述のように、その周期がともにTsとされ、この周期Tsと
それぞれがハイレベルとされる期間T_Hとの比T_H/Tsすな
わちデューティは約50％とされる。また、各基本クロッ
ク信号間の位相差は、それぞれ周期Tsの1/4すなわちTs/
4ずつシフトされる。

基本クロック信号φ１は、論理集積回路LSIAの対応す
る外部端子を経て入力バッファIB1供給され、相補内部
信号a1・▲▼が形成される。相補内部信号a1・▲
▼は、そのままアンドゲート回路AG1の一方の入力端
子に供給されるとともに、反転遅延回路DLに伝達され、
その遅延時間Tdだけ遅延される。

反転遅延回路DLの相補内部信号a2・▲▼は、さら
に反転された後、アンドゲート回路AG1の他方の入力端
子に供給される。アンドゲート回路AG1の出力信号すな
わち相補内部信号a3・▲▼は、上記相補内部信号a1
・▲▼が論理“1"とされ相補内部信号a2・▲▼
が論理“0"とされる期間すなわち非反転相補内部信号a1
及び反転相補内部信号▲▼がともにハイレベルとさ
れる期間だけ論理“1"とされ、非反転相補内部信号a3が
対応してハイレベルとなる。相補内部信号a3・▲▼
は、クロック分配回路CD1の対応するクロックアンプCA1
〜CA3を経て、内部クロック信号φa1とされる。内部ク
ロック信号φa1のパルス幅は、反転遅延回路DLの遅延時
間Tdに対応する。言うまでもなく、内部クロック信号φ
a1〜φa4の周期は基本クロック信号φ１〜φ４の周期Ts
となり、各内部クロック信号の位相差は基本クロック信
号φ１〜φ４の位相差Ts/4に対応するものとなる。

前述のように、内部クロック信号φa1〜φa4のパルス
幅は、論理集積回路LSIAに含まれるすべてのECLフリッ
プフロップの動作時間をカバーしうるものでなくてはな
らない。また、内部クロック信号φa1〜φa4のパルス幅
は、反転遅延回路DLの遅延時間Tdによって決定される。
さらに、反転遅延回路DLは、ECLフリップフロップと同
一の回路構成とされる遅延フリップフロップDF1〜DF2に
よって構成される。これらのことから、各論理集積回路
に含まれるECLフリップフロップが対応する論理集積回
路のプロセスバラツキによって変動するとき、各内部ク
ロック信号のパルス幅を左右する遅延フリップフロップ
の伝達遅延時間も同様な変動を呈する。したがって、各
内部クロック信号のパルス幅すなわち反転遅延回路DLの
遅延時間Tdは、比較的余裕度の小さな値とされ、必要以
上のマージンを持たないものとなる。

以上のように、この実施例の高速コンピュータは、４
相の基本クロック信号φ１〜φ４を形成するクロック発
生部CGと、上記基本クロック信号に従って同期動作され
る論理集積回路LSIA〜LSIDを含む。各論理集積回路に
は、上記基本クロック信号φ１〜φ４をもとに比較的小
さなパルス幅とされる内部クロック信号φa1〜φa4ない
しφd1〜φd4を形成するクロック整形回路CT1〜CT4がそ
れぞれ設けられる。また、上記内部クロック信号のパル
ス幅を決定する各クロック整形回路の反転遅延回路DL
は、各論理集積回路のECLフリップフロップと同一の回
路構成とされる遅延フリップフロップDF1〜DF2によって
構成される。したがって、この実施例のコンピュータで
は、基本クロック信号φ１〜φ４のデューティが高次周
波数成分がもっとも少なくなる約50％とされ、実装ボー
ド内のプリント配線の寄生容量等による影響が少なくさ
れる。また、反転遅延回路DLが上記のような複数の遅延
フリップフロップによって構成されることで、ECLフリ
ップフロップの伝達遅延特性と内部クロック信号のパル
ス幅が同様なプロセス変動を呈するものとなり、論理集
積回路の動作マージンが増大する。これらのことから、
基本クロック信号φ１〜φ４の周期を短縮し、コンピュ
ータのマシンサイクルをさらに高速化できるものであ
る。

以上の本実施例に示されるように、この発明を高速コ
ンピュータ等のディジタル情報処理装置に適用した場
合、次のような効果が得られる。すなわち、 （１）コンピュータ等を構成する各論理集積回路に、基
本クロック信号をもとに比較的小さいパルス幅とされる
内部クロック信号を形成するクロック整形回路をそれぞ
れ設け、クロック発生部から各論理集積回路に供給され
る基本クロック信号のデューティをほぼ50％とすること
で、等価的に基本クロック信号の高次周波数成分を少な
くすることができるという効果が得られる。

（２）上記（１）項により、基本クロック信号に対する
クロック供給経路の寄生容量等の影響を抑え、基本クロ
ック信号の波形歪みを少なくすることができるという効
果が得られる。

（３）上記（１）項において、内部クロック信号のパル
ス幅を決定するクロック整形回路の反転遅延回路を、論
理集積回路の論理回路に含まれるECLフリップフロップ
と同じ回路構成の遅延フリップフロップによって構成す
ることで、内部クロック信号のパルス幅が、ECLフリッ
プフロップの動作速度と同様なプロセス変動を呈するこ
とができるという効果が得られる。

（４）上記（３）項により、論理集積回路の各論理回路
の動作マージンを拡大することができるという効果が得
られる。

（５）上記（１）項〜（４）項により、基本クロック信
号及び内部クロック信号の周期を短縮し、コンピュータ
等のマシンサイクルをさらに高速化できるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の回
路図において、反転遅延回路DLは、遅延フリップフロッ
プDF1〜DF2と同様な伝達遅延特性を持つ他の回路素子又
は論理ゲート回路等によって構成されるものであっても
よい。また、クロック整形回路及びクロック分配回路
は、相補内部信号ではなく、非反転又は反転内部信号の
一方によってその論理条件が設定されるものであっても
よい。クロック分配回路CD1は、３段以上のクロックア
ンプがトリー状に結合されるものであってもよいし、ト
リーの中途において内部クロック信号が出力されること
もよい。第３図の接続図において、基本クロック信号及
び内部クロック信号は、４相以上の複数相であってもよ
いし、クロック整形回路又はクロック分配回路が複数の
論理集積回路によって共用されることもよい。さらに、
第１図のクロック整形回路及びクロック分配回路の具体
的な回路構成は、基本的な論理条件が同じである限りに
おいて、種々の回路構成を採りうる。第２図に示される
遅延フリップフロップ及びECLフリップフロップの回路
構成や第３図に示されるコンピュータの接続形態等、種
々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である高速コンピュータ
に適用した場合について説明したが、それに限定される
ものではなく、例えば、ディジタル通信装置やディジタ
ル制御装置等の各種ディジタル情報処理装置にも適用で
きる。本発明は、少なくとも複数相のクロック信号を形
成するクロック発生部と上記クロック信号に従って同期
動作される複数の論理集積回路とを含むディジタル情報
処理装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、コンピュータ等を構成する各論理集積
回路に、基本クロック信号をもとに比較的小さいパルス
幅の内部クロック信号を形成するクロック整形回路をそ
れぞれ設け、クロック発生部から各論理集積回路に供給
される基本クロック信号のデューティをほぼ50％とする
ことで、等価的に基本クロック信号の高次周波数成分を
少なくしてクロック供給経路の寄生容量等の影響を小さ
くすることができため、基本クロック信号及び内部クロ
ック信号の周期を短縮し、コンピュータ等のマシンサイ
クルをさらに高速化できるものである。

【図面の簡単な説明】

第１図は、この発明が適用された高速コンピュータの論
理集積回路のクロック整形回路及びクロック分配回路の
一実施例を示す回路図、 第２図は、第１図のクロック整形回路に含まれる遅延フ
リップフロップ（ECLフリップフロップ）の一実施例を
示す回路図、 第３図は、第１図の論理集積回路を含むコンピュータの
一実施例を示す接続図、 第４図は、第１図のコンピュータの一実施例を示すタイ
ミング図、 第５図は、従来のコンピュータの一例を示す接続図、 第６図は、第５図のコンピュータの一例を示すタイミン
グ図である。 LSIA〜LSIH……論理集積回路、CT1〜CT4……クロック整
形回路、CD1〜CD8……クロック分配回路、DL……反転遅
延回路、IB1……入力バッファ、DF1〜DF2……遅延フリ
ップフロップ、AG1……アンドゲート回路、CA1〜CA3…
…クロックアンプ、FF1〜FF2……ECLフリップフロッ
プ。 T1〜T8……NPN型バイポーラトランジスタ、R1〜R4……
抵抗、IS1……定電流源。 CG……クロック発生部。

フロントページの続き (56)参考文献 特開 昭56−118125（ＪＰ，Ａ) 特開 昭60−176126（ＪＰ，Ａ) 実開 昭63−99932（ＪＰ，Ｕ) 実開 昭55−61719（ＪＰ，Ｕ) 特公 昭50−5903（ＪＰ，Ｂ１)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】基本クロック信号を受け該基本クロック信
   号より小さいパルス幅の内部クロック信号を形成するク
   ロック整形回路を含む複数の論理集積回路と、 上記基本クロック信号を形成し上記複数の論理集積回路
   に供給するクロック発生部とを具備するディジタル情報
   処理装置であって、 上記複数の論理集積回路のそれぞれの上記クロック整形
   回路は、 上記基本クロック信号を受ける入力バッファと、 上記入力バッファの出力信号を反転し、所定の時間遅延
   する反転遅延回路と、 上記入力バッファの上記出力信号と上記反転遅延回路の
   反転遅延信号とを受けることにより上記内部クロック信
   号を形成するアンドゲート回路とを含み、 上記複数の論理集積回路のそれぞれは上記クロック整形
   回路で形成された上記内部クロック信号が供給される複
   数のECLフリップフロップを含み、 上記複数の論理集積回路のそれぞれの上記クロック整形
   回路の上記反転遅延回路は従属接続された複数の遅延用
   ECLフリップフロップで構成されてなることを特徴とす
   るディジタル情報処理装置。
2. 【請求項２】上記基本クロック信号は、ほぼ50％のデュ
   ーティであることを特徴とする請求項１に記載のディジ
   タル情報処理装置。
3. 【請求項３】上記基本クロック信号と上記内部クロック
   信号とは多相クロック信号であることを特徴とする請求
   項１または請求項２に記載のディジタル情報処理装置。