JPH05191219A

JPH05191219A - フリップフロップ

Info

Publication number: JPH05191219A
Application number: JP4021769A
Authority: JP
Inventors: Shigeharu Murata; 重治村田; Takashi Omori; 貴志大森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-10
Filing date: 1992-01-10
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】クロック信号ＣＫＢの立ち下がりエッジに同
期してしかもデータイネーブル信号ＤＥＢに従って選択
的に状態遷移されるデータイネーブル付フリップフロッ
プＤＥＦＦを実現し、このデータイネーブル信号ＤＥＢ
のクロック信号ＣＫＢに対するマージンを拡大する。そ
の結果、データイネーブル付フリップフロップＤＥＦＦ
の誤動作を防止し、フリップフロップを含む高速論理集
積回路装置ひいてはコンピュータシステム等の動作を安
定化する。【構成】クロック信号ＣＫＢの立ち下がりエッジに同
期して状態遷移されるスレーブマスターラッチＳＭＬの
前段に、データイネーブル信号ＤＥＢに従って入力デー
タＤ又はスレーブマスターラッチＳＭＬの非反転出力信
号Ｑを選択的にスレーブマスターラッチＳＭＬのデータ
入力端子ＤＩに伝達するデータ選択回路ＤＳＬを設け、
上記データイネーブル信号ＤＥＢの論理レベルを、クロ
ック信号ＣＫＢの立ち上がりエッジに同期して変化させ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はフリップフロップに関
し、例えば、コンピュータシステムを構成する高速論理
集積回路装置に含まれるデータイネーブル付フリップフ
ロップに利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】ＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅ
ｄＬｏｇｉｃ）シリーズゲートからなる一対のスレー
ブラッチ及びマスターラッチを含み、所定のクロック信
号に従って同期動作されるエッジトリガ型のフリップフ
ロップがある。また、このようなフリップフロップを含
む高速論理集積回路装置があり、高速論理集積回路装置
を構成要素とするコンピュータシステムがある。

【０００３】ＥＣＬシリーズゲートからなるエッジトリ
ガ型のフリップフロップについて、例えば、１９８３年
９月、株式会社日立製作所発行の『ヒタチセミコンダ
クタデータブックＥＣＬ（ＨｉｔａｃｈｉＳｅｍｉ
−ｃｏｎｄｕｃｔｏｒＤａｔａＢｏｏｋＥＣＬ』
第６３頁に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、コンピュータシステムを構成する高速
論理集積回路装置の標準セルとなる図６ないし図８に示
されるようなクロックイネーブル付フリップフロップＣ
ＥＦＦを開発した。このフリップフロップは、ＥＣＬシ
リーズゲートからなる一対のスレーブラッチＳＬ及びマ
スターラッチＭＬを含むスレーブマスターラッチＳＭＬ
と、クロック信号ＣＫＢ（ここで、それが有効とされる
とき選択的にロウレベルとされるいわゆる反転信号又は
反転信号線等については、その名称の末尾にＢを付して
表す。以下同様）をクロックイネーブル信号ＣＥＢに従
って選択的に上記スレーブマスターラッチＳＭＬのクロ
ック入力端子ＣＫＢに伝達するオアゲートＯＧ２とを含
む。これにより、クロック信号ＣＫＢは、図７に示され
るように、クロックイネーブル信号ＣＥＢがロウレベル
とされるとき、クロック信号ＣＢとして選択的にスレー
ブマスターラッチＳＭＬのクロック入力端子ＣＫＢに供
給される。

【０００５】スレーブマスターラッチＳＭＬは、上記ク
ロック信号ＣＢがハイレベルとされる間、入力端子ＤＩ
に供給される入力データＤＩをそのスレーブラッチＳＬ
に取り込み、クロック信号ＣＢがロウレベルとされるこ
とで、入力データＤＩの取り込みを停止するとともに、
スレーブラッチＳＬによって保持されているデータをそ
のマスターラッチＭＬに伝達する。言い換えるならば、
スレーブマスターラッチＳＭＬは、クロック信号ＣＢの
立ち下がりエッジに同期してその状態が遷移され、これ
に同期してその非反転出力信号Ｑ及び反転出力信号ＱＢ
の論理レベルが変化される。前述のように、クロック信
号ＣＢは、クロックイネーブル信号ＣＥＢがロウレベル
とされるとき選択的に有効とされる。したがって、この
フリップフロップは、クロックイネーブル信号ＣＥＢに
従って選択的に動作状態とされ、入力データＤＩを選択
的に取り込んで保持するものとなる。

【０００６】ところが、コンピュータシステムの高速化
が進み高速論理集積回路装置のサイクルタイムが短縮さ
れるにしたがって、上記クロックイネーブル付フリップ
フロップＣＥＦＦには次のような問題点が生じること
が、本願発明者等によって明らかとなった。すなわち、
このクロックイネーブル付フリップフロップでは、図７
（ａ）に示されるように、クロックイネーブル信号ＣＥ
Ｂがクロック信号ＣＫＢの１サイクル分に対応するネガ
ティブパルスを包含する形でロウレベルとされることを
必要条件とし、これを確保するためのセットアップ時間
Ｔ_Sとホールド時間Ｔ_Hとが規定される。しかし、高速
論理集積回路装置のサイクルタイムが短縮されるにした
がって、セットアップ時間Ｔ_S及びホールド時間Ｔ_Hの
双方を満足することは困難となり、フリップフロップが
正常に機能できなくなる。つまり、図７（ｂ）に示され
るように、クロックイネーブル信号ＣＥＢのタイミング
が早すぎると、クロック信号ＣＢの後縁部が欠けてその
パルス幅が時間Ｔ２だけ縮小されるとともに、直前のサ
イクルにおいて時間Ｔ１の短いパルスノイズが発生す
る。また、図７（ｃ）に示されるように、クロックイネ
ーブル信号ＣＥＢのタイミングが遅すぎる場合には、ク
ロック信号ＣＢの前縁部が欠けてそのパルス幅が時間Ｔ
３だけ縮小されるとともに、直後のサイクルにおいて時
間Ｔ４の短いパルスノイズが発生する。その結果、フリ
ップフロップが誤動作し、フリップフロップを含む高速
論理集積回路装置の動作が不安定となるものである。

【０００７】この発明の目的は、イネーブル付フリップ
フロップのクロック信号に対するマージンを拡大するこ
とにある。この発明の他の目的は、イネーブル付フリッ
プフロップの誤動作を防止し、フリップフロップを含む
高速論理集積回路装置ひいてはコンピュータシステム等
の動作を安定化することにある。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、クロック信号の立ち下がりエ
ッジに同期して状態遷移されるスレーブマスターラッチ
の前段に、入力制御信号つまりはデータイネーブル信号
に従って入力データ又はスレーブマスターラッチの非反
転出力信号を選択的にスレーブマスターラッチのデータ
入力端子に伝達するデータ選択回路を設け、上記データ
イネーブル信号の論理レベルを、クロック信号の立ち上
がりエッジに同期して変化させる。

【０００９】

【作用】上記手段によれば、クロック信号の立ち下がり
エッジに同期してしかもデータイネーブル信号に従って
選択的に状態遷移されるデータイネーブル付フリップフ
ロップを実現できるとともに、データイネーブル信号の
クロック信号に対するマージンを拡大できる。その結
果、データイネーブル付フリップフロップの誤動作を防
止し、フリップフロップを含む高速論理集積回路装置ひ
いてはコンピュータシステム等の動作を安定化すること
ができる。

【００１０】

【実施例】図１には、この発明が適用されたデータイネ
ーブル付フリップフロップＤＥＦＦの一実施例の回路ブ
ロック図が示されている。また、図２及び図３には、図
１のデータイネーブル付フリップフロップＤＥＦＦの一
実施例の回路図が示され、図４には、その一実施例の信
号波形図が示されている。これらの図をもとに、まずこ
の実施例のデータイネーブル付フリップフロップの構成
と動作の概要ならびにその特徴について説明する。な
お、この実施例のデータイネーブル付フリップフロップ
は、他の多数のフリップフロップや組合せ回路等ととも
に、コンピュータシステムを構成する高速論理集積回路
装置に含まれる。図１ないし図３に示される各回路素子
は、従来のバイポーラ集積回路の製造技術により、単結
晶シリコンのような１個の半導体基板上に形成される。
また、図２及び図３に図示されるトランジスタ（この明
細書では、バイポーラトランジスタを単にトランジスタ
と略称する）は、すべてＮＰＮ型トランジスタである。

【００１１】図１において、データイネーブル付フリッ
プフロップＤＥＦＦは、実質的に２個のアンドゲートＡ
Ｇ１及びＡＧ２ならびに１個のオアゲートＯＧ１からな
るデータ選択回路ＤＳＬと、エッジトリガ型のスレーブ
マスターラッチＳＭＬとを含む。このうち、アンドゲー
トＡＧ１の第１の入力端子には、スレーブマスターラッ
チＳＭＬの非反転出力信号Ｑつまり内部信号ＬＱが供給
され、その第２の入力端子には、高速論理集積回路装置
の図示されない制御回路から所定のデータイネーブル信
号ＤＥＢ（入力制御信号）が供給される。また、アンド
ゲートＡＧ２の第１の入力端子には、上記データイネー
ブル信号ＤＥＢの反転信号が供給され、その第２の入力
端子には、高速論理集積回路装置の図示されない前段回
路から入力データＤが供給される。アンドゲートＡＧ１
及びＡＧ２の出力信号は、オアゲートＯＧ１の第１及び
第２の入力端子にそれぞれ供給され、オアゲートＯＧ１
の出力信号は、データ選択回路ＤＳＬの出力信号ＳＤと
して、スレーブマスターラッチＳＭＬのデータ入力端子
ＤＩに供給される。スレーブマスターラッチＳＭＬのク
ロック入力端子ＣＫＢには、図示されないクロックパル
ス発生回路からクロック信号ＣＫＢが供給され、その非
反転出力信号Ｑ及び反転出力信号ＱＢは、高速論理集積
回路装置の図示されない後段回路に供給される。

【００１２】この実施例において、入力データＤ及びデ
ータイネーブル信号ＤＥＢならびにクロック信号ＣＫＢ
は、特に制限されないが、０．８Ｖのような比較的小さ
な信号振幅を持つＥＣＬレベルのディジタル信号とされ
る。このうち、クロック信号ＣＫＢは、図４に示される
ように、その論理レベルが所定の周期Ｔｃをもって周期
的に変化されるパルス信号とされる。また、入力データ
Ｄ及びデータイネーブル信号ＤＥＢは、クロック信号Ｃ
ＫＢがロウレベル（第２の論理レベル）からハイレベル
（第１の論理レベル）に変化されるいわゆる立ち上がり
のクロックエッジ（以下、立ち上がりエッジと称す）に
同期してその論理レベルが変化され、クロック信号ＣＫ
Ｂの立ち下がりエッジに対して比較的大きなセットアッ
プ時間Ｔｓ及びホールド時間Ｔ_Hを有するものとされ
る。

【００１３】ここで、データイネーブル付フリップフロ
ップＤＥＦＦを構成するデータ選択回路ＤＳＬは、特に
制限されないが、図２に示されるように、二対の差動ト
ランジスタＴ２及びＴ３ならびにＴ４及びＴ５と、これ
らの差動トランジスタの共通結合されたエミッタと定電
流源を構成するトランジスタＴ８のコレクタとの間にそ
れぞれ設けられるもう一対の差動トランジスタＴ６及び
Ｔ７とからなるＥＣＬシリーズゲート回路をその基本構
成とする。このうち、差動トランジスタＴ２及びＴ３の
コレクタは、対応する負荷抵抗Ｒ１及びＲ２を介して回
路の接地電位に結合され、トランジスタＴ２のベースに
は、スレーブマスターラッチＳＭＬの非反転出力信号Ｑ
すなわち内部信号ＱＬが、またトランジスタＴ３のベー
スには、所定の基準電位ＶＢＢ２がそれぞれ供給され
る。そして、トランジスタＴ６のベースには、トランジ
スタＴ１及び抵抗Ｒ３からなる入力エミッタフォロア回
路を介して、データイネーブル信号ＤＥＢが供給され
る。

【００１４】一方、差動トランジスタＴ４及びＴ５のコ
レクタは、対応するトランジスタＴ２及びＴ３のコレク
タつまり内部ノードｎ１及びｎ２にそれぞれ共通結合さ
れ、トランジスタＴ４のベースには入力データＤが、ま
たトランジスタＴ５の入力端子には上記基準電位ＶＢＢ
２がそれぞれ供給される。そして、トランジスタＴ７の
ベースには、所定の基準電位ＶＢＢ３が供給される。上
記内部ノードｎ１及びｎ２は、さらに一対の出力エミッ
タフォロア回路を構成するトランジスタＴ９及びＴ１０
のベースにそれぞれ結合される。このうち、トランジス
タＴ１０のエミッタ電位は、このデータ選択回路ＤＳＬ
の出力信号すなわち内部信号ＳＤとしてスレーブマスタ
ーラッチＳＭＬのデータ入力端子ＤＩに供給される。

【００１５】これらのことから、差動トランジスタＴ２
及びＴ３は、入力エミッタフォロア回路を介して入力さ
れるデータイネーブル信号ＤＥＢが基準電位ＶＢＢ３よ
り高いハイレベルとされることで選択的に動作状態とさ
れ、基準電位ＶＢＢ２を論理スレッシホルドとするカレ
ントスイッチ回路として作用する。このとき、内部ノー
ドｎ２すなわちデータ選択回路ＤＳＬの出力信号ＳＤ
は、スレーブマスターラッチＳＭＬの非反転出力信号Ｑ
すなわち内部信号ＬＱが基準電位ＶＢＢ２より高いハイ
レベルとされることで選択的にハイレベルとされる。こ
れにより、差動トランジスタＴ２及びＴ３ならびにトラ
ンジスタＴ６からなるＥＣＬシリーズゲートは、実質的
な図１のアンドゲートＡＧ１として機能する。

【００１６】同様に、差動トランジスタＴ４及びＴ５
は、入力エミッタフォロア回路を介して入力されるデー
タイネーブル信号ＤＥＢが基準電位ＶＢＢ３より低いロ
ウレベルとされることで選択的に動作状態とされ、基準
電位ＶＢＢ２を論理スレッシホルドとするカレントスイ
ッチ回路として作用する。このとき、内部ノードｎ２つ
まりデータ選択回路ＤＳＬの出力信号ＳＤは、入力デー
タＤが基準電位ＶＢＢ２より高いハイレベルとされるこ
とで選択的にハイレベルとされる。これにより、差動ト
ランジスタＴ４及びＴ５ならびにトランジスタＴ７から
なるＥＣＬシリーズゲートは、実質的な図１のアンドゲ
ートＡＧ２として機能する。さらに、二対の差動トラン
ジスタＴ２及びＴ３ならびにＴ４及びＴ５は、そのコレ
クタが内部ノードｎ１及びｎ２にそれぞれ共通結合され
いわゆるコレクタドット形態とされることで、実質的な
図１のオアゲートＯＧ１が構成される。

【００１７】次に、データイネーブル付フリップフロッ
プＤＥＦＦを構成するスレーブマスターラッチＳＭＬ
は、特に制限されないが、図３に示されるように、スレ
ーブラッチＳＬ及びマスターラッチＭＬを含む。このう
ち、スレーブラッチＳＬは、二対の差動トランジスタＴ
１２及びＴ１３ならびにＴ１４及びＴ１５と、これらの
差動トランジスタの共通結合されたエミッタと定電流源
を構成するトランジスタＴ１８のコレクタとの間にそれ
ぞれ設けられるもう一対の差動トランジスタＴ１６及び
Ｔ１７とからなるＥＣＬシリーズゲート回路をその基本
構成とする。差動トランジスタＴ２及びＴ３のコレクタ
は、対応する負荷抵抗Ｒ７及びＲ８を介して回路の接地
電位に結合され、トランジスタＴ１２のベースには、上
記データ選択回路ＤＳＬの出力信号ＳＤが、またトラン
ジスタＴ１３のベースには、基準電位ＶＢＢ２がそれぞ
れ供給される。そして、トランジスタＴ１６のベースに
は、トランジスタＴ１１及び抵抗Ｒ９からなる入力エミ
ッタフォロア回路を介して、クロック信号ＣＫＢが供給
される。

【００１８】一方、差動トランジスタＴ１４及びＴ１５
のコレクタは、対応するトランジスタＴ１２及びＴ１３
のコレクタつまり内部ノードｎ３及びｎ４にそれぞれ共
通結合され、トランジスタＴ１４のベースにはトランジ
スタＴ２０及び抵抗Ｒ１２からなるエミッタフォロア回
路を介して内部信号ｎ４が、またトランジスタＴ１５の
入力端子にはトランジスタＴ１９及び抵抗Ｒ１１からな
るエミッタフォロア回路を介して内部信号ｎ３がそれぞ
れフィードバックされる。そして、トランジスタＴ７の
ベースには、所定の基準電位ＶＢＢ３が供給される。上
記内部ノードｎ３及びｎ４は、さらにもう一対の出力エ
ミッタフォロア回路を構成するトランジスタＴ２１及び
Ｔ２２のベースにそれぞれ結合される。このうち、トラ
ンジスタＴ２１のエミッタ電位は、このスレーブラッチ
ＳＬの反転出力信号ＳＢとしてマスターラッチＭＬの反
転入力端子に供給される。

【００１９】これらのことから、差動トランジスタＴ１
２及びＴ１３は、入力エミッタフォロア回路を介して入
力されるクロック信号ＣＫＢが基準電位ＶＢＢ３より高
いハイレベルとされることで選択的に動作状態とされ、
基準電位ＶＢＢ２を論理スレッシホルドとするカレント
スイッチ回路として作用する。このとき、内部ノードｎ
３すなわちスレーブラッチＳＬの反転出力信号ＳＢは、
データ選択回路ＤＳＬの出力信号ＳＤが基準電位ＶＢＢ
２より高いハイレベルとされることで選択的にロウレベ
ルとされる。同様に、差動トランジスタＴ１４及びＴ１
５は、入力エミッタフォロア回路を介して入力されるク
ロック信号ＣＫＢが基準電位ＶＢＢ３より低いロウレベ
ルとされることで選択的に動作状態とされ、基準電位Ｖ
ＢＢ２を論理スレッシホルドとするカレントスイッチ回
路として作用する。このとき、内部ノードｎ３すなわち
スレーブラッチＳＬの反転出力信号ＳＢは、直前までの
内部ノードｎ３すなわちスレーブラッチＳＬの反転出力
信号ＳＢがハイレベルとされることで選択的にハイレベ
ルとされる。

【００２０】つまり、スレーブラッチＳＬは、クロック
信号ＣＫＢがハイレベルとされるとき、データ選択回路
ＤＳＬの出力信号ＳＤすなわちデータ選択回路ＤＳＬを
介して入力されるスレーブマスターラッチＳＭＬの非反
転出力信号Ｑあるいは入力データＤを取り込むととも
に、クロック信号ＣＫＢがロウレベルとされるとき、入
力データＤの直前の論理レベルを保持する形でラッチ形
態とされるものとなる。言い換えるならば、スレーブラ
ッチＳＬによるスレーブマスターラッチＳＭＬの非反転
出力信号Ｑならびに入力データＤの取り込み動作は、ク
ロック信号ＣＫＢがロウレベルとされることによって停
止され、スレーブラッチＳＬに取り込まれたデータは、
次にクロック信号ＣＫＢがハイレベルとされるまでの
間、スレーブラッチＳＬ内に保持されるものとなる。

【００２１】スレーブマスターラッチＳＭＬのマスター
ラッチＭＬは、トランジスタＴ１１及び抵抗Ｒ９からな
る入力エミッタフォロア回路を含まないことを除いて、
上記スレーブラッチＳＬと同一の回路構成とされる。一
方のＥＣＬシリーズゲートを構成するトランジスタＴ１
２のベースには、スレーブラッチＳＬの反転出力信号Ｓ
Ｂが供給され、出力エミッタフォロア回路を構成するト
ランジスタＴ２１及びＴ２２のエミッタ電位は、それぞ
れスレーブマスターラッチつまりはデータイネーブル付
フリップフロップＤＥＦＦの非反転出力信号Ｑ及び反転
出力信号ＱＢとされる。マスターラッチＭＬにおいて、
差動トランジスタＴ１２及びＴ１３を選択的に動作状態
とするためのトランジスタＴ１６のベースには、基準電
位ＶＢＢ３が供給され、差動トランジスタＴ１４及びＴ
１５を選択的に動作状態とするためのトランジスタＴ１
７のベースには、トランジスタＴ１１及び抵抗Ｒ９から
なる入力エミッタフォロア回路を介してクロック信号Ｃ
ＫＢが供給される。

【００２２】これにより、マスターラッチＭＬは、前記
スレーブラッチＳＬとは逆に、クロック信号ＣＫＢがロ
ウレベルとされるとき、スレーブラッチＳＬの反転出力
信号ＳＢを取り込み、クロック信号ＣＫＢがハイレベル
とされるとき、スレーブラッチＳＬの反転出力信号ＳＢ
の直前の論理レベルを保持する形でラッチ形態とされる
ものとなる。言い換えるならば、マスターラッチＭＬに
よるスレーブラッチＳＬの反転出力信号ＳＢの取り込み
動作は、クロック信号ＣＫＢがハイレベルとされること
によって停止され、マスターラッチＭＬに取り込まれた
反転出力信号ＳＢは、次にクロック信号ＣＫＢがロウレ
ベルとされるまでの間、マスターラッチＭＬ内に保持さ
れるものとなる。これらの結果、スレーブマスターラッ
チＳＭＬは、クロック信号ＣＫＢの立ち下がりエッジに
同期してしかもその時点におけるデータ入力端子ＤＩの
論理レベルに従って選択的にその状態が遷移されるいわ
ゆるエッジトリガ型のスレーブマスターラッチとなる。

【００２３】以上のことから、このデータイネーブル付
フリップフロップＤＥＦＦのデータ選択回路ＤＳＬは、
データイネーブル信号ＤＥＢが有効すなわちロウレベル
とされるとき、入力データＤを選択してその出力信号Ｓ
Ｄとし、スレーブマスターラッチＳＭＬのデータ入力端
子ＤＩに伝達するとともに、データイネーブル信号ＤＥ
Ｂが無効すなわちハイレベルとされるとき、スレーブマ
スターラッチＳＭＬの非反転出力信号Ｑすなわち内部信
号ＬＱを選択してその出力信号ＳＤとし、スレーブマス
ターラッチＳＭＬのデータ入力端子ＤＩに伝達する。こ
のデータ選択回路ＤＳＬの出力信号ＳＤは、図４に示さ
れるように、クロック信号ＣＫＢがハイレベルとされる
ときそスレーブマスターラッチＳＭＬのスレーブラッチ
ＳＬに取り込まれ、さらにクロック信号ＣＫＢがロウレ
ベルとされることでスレーブラッチＳＬからマスターラ
ッチＭＬに伝達される。つまり、この実施例のデータイ
ネーブル付フリップフロップＤＥＦＦは、クロック信号
ＣＫＢの立ち下がりエッジにおいてデータイネーブル信
号ＤＥＢがロウレベルであると、入力データＤに従って
その非反転出力信号Ｑ及び反転出力信号ＱＢが選択的に
ハイレベル又はロウレベルとされ、データイネーブル信
号ＤＥＢがハイレベルであるとそれまで保持していたデ
ータをそのまま保持し続けるものとなり、その入力デー
タの取り込み動作がデータイネーブル信号ＤＥＢに従っ
て選択的に行われるいわゆるデータイネーブル付フリッ
プフロップとして機能するものとなる。

【００２４】この実施例において、データイネーブル信
号ＤＥＢは、前述のように、クロック信号ＣＫＢの立ち
上がりエッジに同期して変化され、データイネーブル付
フリップフロップが遷移されるクロック信号ＣＫＢの立
ち下がりエッジに対して比較的大きなセットアップ時間
Ｔｓ及びホールド時間Ｔ_Hを持つ。しかるに、コンピュ
ータシステムの高速化が進み高速論理集積回路装置のサ
イクルタイムが短縮される場合でも、データイネーブル
信号ＤＥＢはクロック信号ＣＫＢに対して充分なマージ
ンを持つものとなる。その結果、データイネーブル付フ
リップフロップの誤動作を防止でき、フリップフロップ
を含む高速論理集積回路装置ひいてはコンピュータシス
テムの動作を安定化できるものである。

【００２５】図５には、図１のデータイネーブル付フリ
ップフロップＤＥＦＦを含むメモリユニットＭＥＭＵの
一実施例の回路ブロック図が示されている。同図をもと
に、データイネーブル付フリップフロップの応用例とそ
の特徴について説明する。なお、この実施例のメモリユ
ニットＭＥＭＵは高速論理集積回路装置に内蔵され、例
えばコンピュータシステムの一時記憶装置として機能す
る。

【００２６】図５において、この実施例のメモリユニッ
トＭＥＭＵは、バイポーラメモリからなるランダムアク
セスメモリＲＡＭをその基本構成とする。ランダムアク
セスメモリＲＡＭは、パリティビットを含む合計９ビッ
トの記憶データを同時に入力又は出力するいわゆる×９
ビット構成のメモリとされ、そのアドレス空間は、アド
レスバッファＡＢを介して入力されるｉ＋１ビットのア
ドレス信号Ａ０〜Ａｉに従って択一的に指定される。ラ
ンダムアクセスメモリＲＡＭには、データ入力バッファ
ＤＩＢを介して９ビットの書き込みデータＤＩ０〜ＤＩ
８が供給され、その出力信号は、読み出しデータＤＯ０
〜ＤＯ８として高速論理集積回路装置の図示されない後
段回路に供給される。ランダムアクセスメモリＲＡＭに
は、さらにライトイネーブル信号バッファＷＥＢを介し
て、その動作モードを制御するためのライトイネーブル
信号ＷＥＢが供給される。ランダムアクセスメモリＲＡ
Ｍは、このライトイネーブル信号ＷＥＢがハイレベルと
されるとき読み出しモードとされ、ロウレベルとされる
ことで書き込みモードとされる。なお、アドレスバッフ
ァＡＢ及びデータ入力バッファＤＩＢならびにライトイ
ネーブル信号バッファＷＥＢには、クロックアンプＣＡ
１を介して非反転クロック信号ＣＫがそのトリガ信号と
して供給されるため、アドレス信号Ａ０〜Ａｉ及び書き
込みデータＤＩ０〜ＤＩ８ならびにライトイネーブル信
号ＷＥの論理レベルは、反転信号であるクロック信号Ｃ
ＫＢの立ち上がりエッジに同期して変化される。

【００２７】この実施例のメモリユニットＭＥＭＵは、
データ入力バッファＤＩＢを介して入力される書き込み
データＤＩ０〜ＤＩ８の正常性を確認するためのパリテ
ィチェック回路ＰＴＹと、その出力信号を受けるデータ
イネーブル付フリップフロップＤＥＦＦとを備える。こ
の高速論理集積回路装置では、特に制限されないが、奇
数パリティ方式が採られる。このため、パリティチェッ
ク回路ＰＴＹは、書き込みデータＤＩ０〜ＤＩ８内に論
理“１”のビットが偶数個含まれるとき、書き込みデー
タに何らかの異常があるものとみなして、その出力信号
ＰＥを選択的にハイレベルとする。パリティチェック回
路ＰＴＹの出力信号ＰＥは、データイネーブル付フリッ
プフロップＤＥＦＦの入力データＤとして供給される。

【００２８】データイネーブル付フリップフロップＤＥ
ＦＦには、さらに前記ライトイネーブル信号ＷＥＢがデ
ータイネーブル信号ＤＥＢとして供給され、クロックア
ンプＣＡ１を介して反転信号であるクロック信号ＣＫＢ
が供給される。データイネーブル付フリップフロップＤ
ＥＦＦは、ライトイネーブル信号ＷＥＢがハイレベルと
されランダムアクセスメモリＲＡＭが読み出しモードと
される場合、入力データＤすなわちパリティチェック回
路ＰＴＹの出力信号ＰＥを取り込まず、それまでの状態
を保持する。そして、ライトイネーブル信号ＷＥＢがロ
ウレベルとされランダムアクセスメモリＲＡＭが書き込
みモードとされると、クロック信号ＣＫＢの立ち下がり
エッジに同期してしかもパリティチェック回路ＰＴＹの
出力信号ＰＥに従って選択的にその状態が遷移される。
データイネーブル付フリップフロップＦＦの非反転出力
信号Ｑは、メモリ診断信号ＭＣＫとして、高速論理集積
回路装置の図示されない制御回路に供給される。つま
り、書き込みデータＤＩ０〜ＤＩ８のチェック結果とな
るパリティチェック回路ＰＴＹの出力信号ＰＥは、ラン
ダムアクセスメモリＲＡＭが書き込みモードである場合
に限ってデータイネーブル付フリップフロップＤＥＦＦ
に取り込まれ、メモリ診断信号ＭＣＫとなる。言うまで
もなく、高速論理集積回路装置の図示されない制御回路
は、上記メモリ診断信号ＭＣＫがハイレベルとされるこ
とで書き込みデータＤＩ０〜ＤＩ８の異常を判定し、何
らかのエラー表示を行う。

【００２９】この実施例のメモリユニットＭＥＭＵにお
いて、データイネーブル付フリップフロップＤＥＦＦ
は、前述のように、クロック信号ＣＫＢの立ち下がりエ
ッジに同期して状態遷移され、そのデータイネーブル信
号ＤＥＢとなるライトイネーブル信号ＷＥＢは、クロッ
ク信号ＣＫＢの立ち上がりエッジに同期してその論理レ
ベルが変化される。このため、データイネーブル信号Ｄ
ＥＢすなわちライトイネーブル信号ＷＥＢとクロック信
号ＣＫＢとの間には比較的大きなマージンが得られる結
果となり、高速論理集積回路装置ひいてはコンピュータ
システムの動作を安定化しつつそのサイクルタイムを高
速化できるものである。

【００３０】以上の本実施例に示されるように、この発
明をコンピュータシステムを構成する高速論理集積回路
装置に含まれるデータイネーブル付フリップフロップ等
に適用することで、次のような作用効果が得られる。す
なわち、（１）クロック信号の立ち下がりエッジに同期して状態
遷移されるスレーブマスターラッチの前段に、入力制御
信号つまりはデータイネーブル信号に従って入力データ
又はスレーブマスターラッチの非反転出力信号を選択的
に上記スレーブマスターラッチのデータ入力端子に伝達
するデータ選択回路を設け、上記データイネーブル信号
の論理レベルを、クロック信号の立ち上がりエッジに同
期して変化させることで、クロック信号の立ち下がりエ
ッジに同期してしかもデータイネーブル信号に従って選
択的に状態遷移されるデータイネーブル付フリップフロ
ップを実現できるという効果が得られる。（２）上記（１）項により、データイネーブル信号のク
ロック信号に対するマージンを拡大して、データイネー
ブル付フリップフロップの誤動作を防止することができ
るという効果が得られる。（３）上記（１）項及び（２）項により、フリップフロ
ップを含む高速論理集積回路装置の動作を安定化し、高
速論理集積回路装置を含むコンピュータシステム等の動
作を安定化することができるという効果が得られる。

【００３１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、データ選択回路ＤＳＬは、任意の論
理構成を採ることができるし、入力データ及びデータイ
ネーブル信号ならびにクロック信号の論理レベルも、ス
レーブマスターラッチが状態遷移されるクロックエッジ
とデータイネーブル信号の論理レベルが変化されるクロ
ックエッジとが異なるものであることを条件に、種々の
実施例が考えられよう。図２及び図３において、データ
イネーブル付フリップフロップＤＥＦＦの具体的な回路
構成や電源電圧の極性及びトランジスタの導電型等は、
これらの実施例による制約を受けない。図５において、
メモリユニットＭＥＭＵは、複数のランダムアクセスメ
モリＲＡＭを備えることができるし、読み出しデータＤ
Ｏ０〜ＤＯ８をチェックするためのパリティチェック回
路を備えることもできる。さらに、ランダムアクセスメ
モリＲＡＭのビット構成は任意であるし、メモリユニッ
トＭＥＭＵのブロック構成も種々の実施形態を採りう
る。

【００３２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるコン
ピュータシステムを構成する高速論理集積回路装置に含
まれるデータイネーブル付フリップフロップに適用した
場合について説明したが、それに限定されるものではな
く、例えば、高速論理集積回路装置に含まれる各種の制
御フリップフロップや同様な制御フリップフロップを含
み各種のディジタルシステムに含まれる高速論理集積回
路装置ならびに汎用のゲートアレイ集積回路等にも適用
できる。この発明は、少なくともクロック信号に従って
動作されかつイネーブル制御を必要とするフリップフロ
ップあるいはこのようなフリップフロップを含むディジ
タル集積回路装置に広く適用できる。

【００３３】

【発明の効果】クロック信号の立ち下がりエッジに同期
して状態遷移されるスレーブマスターラッチの前段に、
データイネーブル信号に従って入力データ又はスレーブ
マスターラッチの非反転出力信号を選択的にスレーブマ
スターラッチのデータ入力端子に伝達するデータ選択回
路を設け、データイネーブル信号の論理レベルをクロッ
ク信号の立ち上がりエッジに同期して変化させること
で、クロック信号及びデータイネーブル信号に従って選
択的に状態遷移されるデータイネーブル付フリップフロ
ップを実現できるとともに、データイネーブル信号のク
ロック信号に対するマージンを拡大できる。その結果、
データイネーブル付フリップフロップの誤動作を防止
し、フリップフロップを含む高速論理集積回路装置ひい
てはコンピュータシステム等の動作を安定化することが
できる。

【図面の簡単な説明】

【図１】この発明が適用されたデータイネーブル付フリ
ップフロップの一実施例を示す回路ブロック図である。

【図２】図１のデータイネーブル付フリップフロップに
含まれるデータ選択回路の一実施例を示す回路図であ
る。

【図３】図１のデータイネーブル付フリップフロップに
含まれるスレーブマスターラッチの一実施例を示す回路
図である。

【図４】図１のデータイネーブル付フリップフロップの
信号波形図である。

【図５】図１のデータイネーブル付フリップフロップを
含むメモリユニットの一実施例を示す回路ブロック図で
ある。

【図６】この発明に先立って本願発明者等が開発したク
ロックイネーブル付フリップフロップの一例を示す回路
ブロック図である。

【図７】図６のクロックイネーブル付フリップフロップ
の信号波形図である。

【図８】図６のクロックイネーブル付フリップフロップ
の回路図である。

【符号の説明】

ＤＥＦＦ・・・データイネーブル付フリップフロップ、
ＤＳＬ・・・データ選択回路、ＳＭＬ・・・スレーブマ
スターラッチ。ＳＬ・・・スレーブラッチ、ＭＬ・・・
マスターラッチ。ＭＥＭＵ・・・メモリユニット、ＲＡ
Ｍ・・・ランダムアクセスメモリ、ＣＡ１・・・クロッ
クアンプ、ＡＢ・・・アドレスバッファ、ＤＩＢ・・・
データ入力バッファ、ＷＥＢ・・・ライトイネーブル信
号バッファ、ＰＴＹ・・・パリティチェック回路。ＣＥ
ＦＦ・・・クロックイネーブル付フリップフロップ。Ａ
Ｇ１〜ＡＧ２・・・アンドゲート、ＯＧ１〜ＯＧ２・・
・オアゲート、Ｔ１〜Ｔ２４・・・ＮＰＮ型バイポーラ
トランジスタ、Ｒ１〜Ｒ１５・・・抵抗。

Claims

【特許請求の範囲】

【請求項１】クロック信号に従って動作するエッジト
リガ型のスレーブマスターラッチと、入力データ又は上
記スレーブマスターラッチの出力信号を入力制御信号に
従って選択的に上記スレーブマスターラッチのデータ入
力端子に伝達するデータ選択回路とを含むことを特徴と
するフリップフロップ。
【請求項２】上記データ選択回路は、上記入力制御信
号が有効とされるとき入力データを選択的に上記スレー
ブマスターラッチのデータ入力端子に伝達するものであ
り、上記スレーブマスターラッチは、クロック信号が第
１の論理レベルとされるときデータ入力端子に供給され
る入力信号をそのスレーブラッチに取り込み、クロック
信号が第２の論理レベルとされるときスレーブラッチの
出力信号をそのマスターラッチに伝達するものであっ
て、上記入力制御信号は、上記クロック信号が第２の論
理レベルから第１の論理レベルに変化されるクロックエ
ッジに同期してその論理レベルが変化されるものである
ことを特徴とする請求項１のフリップフロップ。
【請求項３】上記フリップフロップは、ＥＣＬシリー
ズゲートを基本構成としかつコンピュータシステムを構
成する高速論理集積回路装置に含まれるものであること
を特徴とする請求項１又は請求項２のフリップフロッ
プ。