JPH03209853A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特にマスタースライ
ス方式のゲートアレイやＲＡＭ付きゲートアレイ型半導
体集積回路に関する。

〔従来の技術〕

従来、この種のゲートアレイでは、第３図にその一例を
示すように、外部へ信号を出力する時は、内部領域から
の出力信号を大駆動能力型の出力用ゲートを介して外部
端子へ出力し、外部から信号を入力せしめる時は、外部
端子から入力特殊回路（機能としては、レベルシフト回
路や静電保護回路）を介して内部領域へ接続されていた
。

〔発明が解決しようとする課題〕

上述した従来のゲートアレイでは、次のような欠点があ
る。第１に、外部へ信号を出力する時は、比較的小駆動
型に設定されている内部領域のゲート出力で、比較的大
駆動型に設定されている出力用ゲートを駆動している為
に、駆動能力の点で問題がある。即ち、一般的には出力
用ゲート電流は内部領域のゲート電流に比べて十倍以上
に設定されており、前者は後者の十倍以上の負荷に等し
い。従って従来のゲートアレイでは出力用ゲートを駆動
する際は、その時のみ駆動能力を上げる工夫（例えば、
エミッタフォロア抵抗を小さくして、出カニミッタフォ
ロア電流を増やす）をしたり、出力用ゲートを駆動する
内部ゲートの出力ファンアウト数をＣＡＤ上で制限する
などの工夫をしている。

第２に、外部から信号を入力する時に、外部端子から内
部領域のゲートヘ直接入力する方式では、動作マージン
を確保する上で問題がある。即ち、例えば大規模ＥＣＬ
型ゲ型ゲージアレイチップ内の動作マージンを確保する
為にゲートのリファレンス電圧は当該チップに内蔵され
たリファレンス電圧発生回路にて作成、供給する方式を
一般的に採用している。この場合、チップ単体でみるな
らば、論理振幅の製造バラツキや電源変動に追従したリ
ファレンス電圧が供給されるので前述したように動作マ
ージンの確保は確かに成される。

しかしながら、チップ間で見た場合、製造バラツキや電
源変動は同一方向に変動するとは限らない為に、リファ
レンス電圧の内部発生型ＬＳＩでは動作マージンが縮退
する結果となる。

従がって、リファレンス電圧の外部供給方式を採用して
いるＥＣＬ型ゲ型ゲージアレイるが、この場合は逆にチ
ップ内の動作マージンが縮退する結果となっている。

本発明の目的は、入力として使用するときは、チップ間
でのリファレンス電圧を外部よりコントロールごとが可
能となり、最適マージンの確保が可能となり、他方出力
として使用するときは、内部領域から出力用セルを見た
時、その出力が大駆動能力型出力ゲートでありながら入
力特性が内部領域のゲートと同じとなり出力セルも内部
領域と全く同じ設計規則で設計できる半導体集積回路を
提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、直交アレイ状に配列された
複数個の論理回路用セルを有する内部領域と、本チップ
の四周辺の外縁に隣接して入出力用端子を有するパッド
領域と、これらの前記内部領域と前記パッド領域との間
に置かれた入力出力用セル領域とを有し、下地拡散工程
を共通パターンとし、配線工程を個別品種パターンとし
て製作される、いわゆるゲートアレイ型半導体集積回路
に於て、前記入力出力用セルは、内部領域と同じ論理回
路用セルを用いた第１のゲートと、大駆動能力型の第２
のゲートとを有し、該入力出力用セルを入力用として使
用する時は、パッド領域の入力端子から前記第１のゲー
トヘ入力せしめ、その出力を内部領域へ接続し、他方、
該入力出力用セルを出力用として使用する時は、内部領
域からの信号を前記第１のゲートヘ入力せしめ、かつそ
の出力を前記第２のゲートヘ入力せしめ、その出力をパ
ッド領域の出力端子に接続することを特徴として構成さ
れる。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は本発明の第１の実施例を示すレイアウト構成図である
。チップ１０の周縁部には外部端子９０．９１，９２．
９３群があり、内部領域との間には入力出力用セル１１
，１２．１３゜１４．１５が配列されており、本実施例
の内部領域はゲートアレイとしての論理回路セル２０が
アレイ状に配列され、配線領域２１もくり返し用意され
ている。

入力出力用セルには、内部領域と同じ論理回路６ 用セルを用いたゲート３０，３１．３２と、出力用人駆
動能力型ゲート４０が用意されている。外部端子９０は
出力信号を示しているが、この場合の入力出力用セルの
使用例について説明する。内部領域から接続された三つ
の信号が第１のゲート３０に入力され、ＡＮＤ論理され
た出力がバランス信号として第２のゲート４０に入力さ
れ、その正出力が外部端子９０に取り出されている。

一方、外部端子９１．９２は入力信号を示しているが、
この場合の入力出力用セルの使用例について説明する。

外部端子９１．９２から入力された信号は第１のゲート
３１に入力され、ＡＮＤ論理された出力が内部領域に接
続されている。この時、ゲート３１のリファレンス電圧
は、外部供給リファレンス電圧Ｖ　ＲＥＰが接続されて
いる。

同じく、外部端子９３は入力信号を示しているが、この
場合、同じ第１ゲート３２には、内部領域からも入力信
号が接続されており、両信号のＮＡＮＤ論理された出力
が内部領域へ接続されている。

第２図は本発明の他の実施例のレイアウト構成図である
。本例では内部領域にＲＡＭマクロ２２を搭載している
。いわゆるＲＡＭ付きゲートアレイを取り上げている。

入力出力用セル５０５１．５２，５３，５４．５５の使
い方の考え方は第１の実施例に準する。

〔発明の効果〕

以上説明したように本発明は、ゲートアレイやＲＡＭ付
きゲートアレイに於て入力出力用セルの構成として、内
部領域と同じ論理回路用セルを用いた第１のゲートと、
大駆動能力型の出力用第２ゲートを有し、当該入力出力
用セルを入力用として使用する時は、パッド領域の入力
端子から第１のゲートヘ入力せしめ、他方、出力用とし
て使用する時は、内部領域からの信号を同じく第１のゲ
ートヘ入力せしめ、その出力を第２のゲートヘ入力せし
め、その出力を出力端子へ接続し、かつ入力及び出力い
ずれの使用時にも第１のゲートのリファレンス電圧を外
部より供給せしめることにより、入力として使用する時
は、チップ間でのりファレンス電圧を外部よりコントロ
ールすることが可能となり、最適マージンの確保が可能
となる効果がある。他方、出力して使用する時は、内部
領域から出力用セルを見た時、その出力が大駆動能力型
出力ゲートでありながら入力特性が内部領域のゲートと
全く同じであることから、出力セルも内部領域と全く同
じ設計規則で設計できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すレイアウト構成図、第
２図は本発明の他の実施例を示すレイアウト構成図、第
３図は従来のゲートアレイでの入力出力部を示すレイア
ウト構成図である。 １０．１００，２００・・・チップ、９０，９１゜９２
．９３，９４，９５．９６・・・外部端子（パッド）、
１１，１２，１３，１４．１５，１６゜５０．５１，５
２，５３．５４．５５・・入力出力用セル、３０，３１
，３２．３３・・・第１のゲート、４０．４１．４２・
・・第２のゲート、２０．２３゜９ ２５・・・論理回路用セル、 １　。 ２４゜ ２６・・・配線 領域、 ２２・・・ＲＡＭマクロ。

Claims (1)

1. 【特許請求の範囲】 １、直交アレイ状に配列された複数個の論理回路用セル
   を有する内部領域と、本チップの四周辺の外縁に隣接し
   て入出力用端子を有するパッド領域と、これらの前記内
   部領域と前記パッド領域との間に置かれた入力出力用セ
   ル領域とを有し、下地拡散工程を共通パターンとし、配
   線工程を個別品種パターンとして製作される、いわゆる
   ゲートアレイ型半導体集積回路に於て、前記入力出力用
   セルは、内部領域と同じ論理回路用セルを用いた第１の
   ゲートと、大駆動能力型の第２のゲートとを有し、該入
   力出力用セルを入力用として使用する時は、パッド領域
   の入力端子から前記第１のゲートヘ入力せしめ、その出
   力を内部領域へ接続し、他方、該入力出力用セルを出力
   用として使用する時は、内部領域からの信号を前記第１
   のゲートへ入力せしめ、かつその出力を前記第２のゲー
   トへ入力せしめ、その出力をパッド領域の出力端子に接
   続することを特徴とする半導体集積回路。 ２、請求項１記載の半導体集積回路に於て、第１のゲー
   トに供給されるリファレンス電圧を、外部より供給せし
   めることを特徴とする半導体集積回路。 ３、請求項１記載の半導体集積回路に於て、内部領域に
   ＲＡＭやＲＯＭの記憶装置を搭載していることを特徴と
   する半導体集積回路。