JPH02191361A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明ζ上　半導体素子のレイアウト設計において、論
理修正等によるマスク修正を容易にすることができる集
積回路に関するものであ翫従来の技術 従来の集積回路は論理設計の後、各論理構成ブロックを
スタンダードセルを用いた自動配置配線又１友　レイア
ウト設計者による設計により試作され　試作された複数
のブロックをブロック間配線をすることにより作成され
ていた　又　自動配置配線で設計されたブロックにおい
ては第９図に示す様へ　各スタンダードセル列ａ　−ｄ
に段差があり、段差部分の使用はされていなかっ九　又
使用されていたとしてもフィードスルーセル等トランジ
スタを含まないセルによりブロック形状を整形していた 発明が解決しようとする課題 しかしながら上記のような集積回路で（友　レイアウト
設計終了後あるいはチップ製作後に論理修正が発生した
場合、始めからレイアウト設計をやり直さなければなら
ず設計費用が多くなりまたチップ製作も始めから行う必
要があり時間もかかりすぎてい九　例え４戴　ＣＭＯ８
２層ＡＩ配線プロセスを用いた集積回路の場合、作成の
ために（友（１）Ｎ　Ｗ形成（ＮＷ）、（２）酸化（Ｏ
Ｄ）、（３）ＮチャンネルＴｒチャンネルストッパー形
成（ＮＣ）、（４）Ｐ形拡散（ＰＤ）、（５）フィール
ド拡散（ＦＤ）、（６）Ｐｏ　１　ｙＳ　ｉ堆積（ＰＳ
）、（７）Ｐ　　イオン注入（ＮＤ）、（８）コンタク
トウィンドウ形成（ＣＷ）、（９）第１Ａ＋形成（ＡＩ
）、（１０）Ａ　Ｉ平坦化（Ｒａｌ）、（１１）コンタ
クトウィンドウ形成（ＣＸ）、（１２）第２ＡＩ形成（
ＡＡ）、（１３）保護形成（ＳＧ）と多くのプロセスを
経て作成されも　ここでもし論理修正が必要となった場
合、例えばある１本の信号線の出力を正から負論理に変
更する場合ででもインバータを１個追加する必要があり
、（１）ＮＷ影形成らやりなおす必要があム　つまり、
プロセスを始めから流し　またレチクルを１２枚（ＳＧ
を除く）変更する必要があり、時間と費用がかかりすぎ
ていた 課題を解決するための手段 本発明１友　回路ブロック間配線領域の未使用の基盤上
に電源及び入力信号線が接続されない論理素子を設ける
ことを特徴とした集積回路であも作用 本発明は前記構成により、論理修正が必要となった場合
、電源及び入力信号線が接続されていない論理素子を用
（入　前記論理素子へ入出力配線をつな１又　又電源及
びグランド線をも接続することにより論理修正を行う。

実施例 （実施例１） 第１図は６つの回路ブロックを用いた集積回路のレイア
ウト図を示ｔｏ　　ｉ〜６はそれぞれ第１から第６の回
路ブロックを示も 第２図は本発明による第１の実施例における第１図Ａ領
域の拡大図を示すものであム　第２図において、４は第
４の回路ブロッ久　１０は配線領域　１１はグランド配
ＩＬ　　１２は電源配電１３は電源及び人力信号の接続
されない論理素子を示す。

以上のように構成された集積回路において、チップ製作
後に論理修正が発生した場合、例えば第２図における信
号■の出力（第４のブロックからの）を正論理から負論
理にかえる場合、論理素子１３中のインバータへ信号■
を入力しその出力を取り出す。そして、電源及びグラン
ドを電源配線１２、　　グランド配線１１に接続すも　
他の使用しない論理素子、第２図においては２つのイン
バー久　２つのＮＯＲ及び２つのＮＡＮＤの入力を電源
配線１２又はグランド配線１１に接続しておく（プルア
ップコンタクト１４を形成する）。論理修正後のレイア
ウト図を第３図に示も 以上のように第１の本実施例によれば　集積回路の論理
修正を配線層のみの修正で行う事ができ、修正レチクル
数もＣＭＯ８Ｚ層ＡＬの場合、　４枚（第１ＡＩ形点　
Ａ！平坦イＫ　コンタクトウィンドウ形恋　第２Ａ＋形
成）以下と少なくすへ　又プロセスも前回試作したプロ
セスを配線層の作成前でロットを止めて数枚保管してお
くことにより、配線層形成の時間だけで論理修正後のチ
ップを得る事ができａ　又　チップ面積も変化なく、　
レイアウト修正も論理素子としてチップ内に存在してい
るた八　容易に修正することができも（実施例２） 第４図は本発明による第２の実施例を示も　第４図にお
いて４は第４の回路ブロッ久　ｌＯは配線領域　１１は
グランド配置　１２は電源配線１３は入力信号線を電源
又はグランドに接続した論理素子を示す。挿板　論理素
子１３はプルアップコンタクト１４によって入力が確定
していも以上のように構成された集積回路において、チ
ップ製作後に論理修正が発生した場合、例えば第４図に
おいて信号Ｉの出力を正から負論理にかえる場合、論理
素子１３中のインバータの１つの入力を電源から切り離
し　そこへ信号工を人力し前記インバータからの出力を
取り出す。論理修正後のレイアウト図を第３図に示す。

以上のように第２の実施例によれば集積回路の論理修正
を配線層のみの修正で行う事ができ、第１の実施例と同
様の効果があも （実施例３） 第５図は本発明による第３の実施例を示も　第５図にお
いて４は第４の回路ブロッ久　１０は配線層［１１はグ
ランド配置＆　　１２は電源配線であも　またゲートア
レイ基本セルをＰｃｈ　トランジスタ群２１、Ｎｃｈト
ランジスタ群２２によって構成していも 以上のように構成された集積回路において、チップ製作
後に論理修正が発生した場合、例えばＮＡＮＤ回路の追
加が必要となった場合、Ｐｃｈ　トランジスタ群２ＬＮ
ｃｈ）ランジスタ群２２より必要なトランジスタに対し
電源、グランド配線を行な１．ｋ　　叉トランジスタ間
の接続を行な一入　目的とするＮＡＮＤ回路を作成すも
　第６図は論理修正途中のレイアウト図を示も　第６図
において２１はＰｃｈ）ランジス久　２２はＮＣｈトラ
ンジス久　６５はコンタクトウィンドウ、九　Ｂは作成
されたＮＡＮＤ回路の入力線　Ｃは出力線を示す。この
様に作られたＮＡＮＤ回路の入力Ａ、　　Ｂ及び出力Ｃ
に対し修正すべき信号線を接続することにより論理修正
に対するレイアウト修正が可能上なる。

以上のように第３の実施例によれば集積回路の論理修正
を配線層のみの修正で行う事ができ、配線層形成の時間
だけで、論理修正後のチップを得る事ができ４　又　チ
ップ面積も変化なく修正することができる。またトラン
ジスタとして内部に配置しているため任意の論理素子を
作成することができ、限られた論理素子で多くの論理修
正が可能となる。

（実施例４） 第７１図は本発明による第４の実施例を示す。第７図は
自動配置配線ブロックのレイアウト図を示しており、ス
タンダードセル列ａ　−ｄが４つで構成されていも　こ
こで５０は最長のスタンダードセル列を横巾とした最大
矩形領域を示しており、前記最大矩形領域５０に満たな
いスタンダードセル列す、ｃ、ｄに補助スタンダードセ
ル５１〜５９を付加していム　叉補助スタンダードセル
５１〜５９　ｃｉ　　入力を電源又はグランドに接続し
ている。

以上のように構成された自動配置配線ブロックにおいて
、チップ製作後に論理修正が発生した場合、使用する補
助スタンダードセルの入力につながっている電源線又は
グランド線を切断し　入力の自由になった補助スタンダ
ードセルへ入出力配線を論理修正に応じて接続し　論理
修正を行う。

以上のように第４の実施例によれば集積回路の論理修正
を配線層のみの修正で行う事ができ、第１、第２の実施
例と同様の効果があム　また第４の実施例によれば１つ
の回路ブロック内部で論理修正を行った八　論理照合等
も容易に行う事ができａ　又最大矩形領域５０に満たな
いスタンダードセル列にのみ補助スタンダードセルを付
加することによって、自動配線ブロックの面積の増大を
避けることができも （実施例５） 第８図は本発明による第５の実施例を示も　第５図は自
動配置配線ブロックのレイアウト図を示しており、スタ
ンダードセル列ａ　−ｄが４つで構成されていも　第８
ＦＩ！Ｊにおいてスタンダードセル列す、ｃ、ｄにゲー
トアレイ基本セル８１〜８５を付加していも 以上のように構成された自動配置配線ブロックにおいて
、チップ製作後に論理修正が発生した場合、ゲートアレ
イ基本セルによって論理素子を構成し論理修正を行う。

以上のように第５の実施例によれば集積回路の１論理修
正を配線層のみの修正で行う事ができ、配線層形成の時
間だけ玄　論理修正後のチップを得る事ができａ　又　
チップ面積も変化なく修正することができも　またトラ
ンジスタとしてブロック内部に配置しているため任意の
論理素子を作成することができ、限られた論理素子で多
くの論理修正が可能となも 又第８図において８ｆＮ；Ｌ　　最長のスタンダードセ
ル列を横巾とした最大矩形領域を示しており、最大矩形
領域８６に満たないスタンダードセル列す、ｃ、ｄにの
みゲートアレイ基本セル８１〜８５を付加することによ
って、自動配線ブロックの面積の増大を避けることがで
きも な抵　第１から第５の実施例においてはＣＭＯ８２層Ａ
Ｌプロセスを用いて説明したバ　３層ＡＬプロセスや、
バイポーラ、ＢＩＣＭＯ３等のプロセスにも適用できａ
　又　第４の実施例において、補助スタンダードセル５
１〜５９を、第５の実施例においてゲートアレイ基本セ
ル８１〜８５をそれぞれ自動配置配線後に付加するとし
た力（自動配置配線時は　スタンダードセル列に自動的
に　補助スタンダードセルまたはゲートアレイ基本セル
付加するものとしてもよしも 発明の詳細 な説明した様く　本発明によれは　論理修正を配線層の
みの修正で修正する事ができ、修正レチクル数の削減、
修正後のプロセス時間の短縮等ができ、チップ面積も変
化なく行えも　その実用的効果は大きし〜

【図面の簡単な説明】

第１図は集積回路のレイアラｈａ　　第２図は第１の実
施例によるＡ領域の拡大は　第３図は第１゜第２の実施
例によるレイアウト修正後のレイアウト医　　第４図は
第２の実施例にょるＡ領域の拡大は　第５図は第３の実
施例におけるＡ領域の拡大は　第６図は第３の実施例に
おけるレイアウト修正途中のレイアウトｔｉ　　第７図
は第４の実施例による自動配置配線ブロックのレイアウ
トに　第８図は第５の実施例による自動配置配線ブロッ
クのレイアウト飄　　第９図は従来の自動配置配線ブロ
ックのレイアウト図であも

Claims (8)

【特許請求の範囲】
1. （１）１チップ上に複数の回路ブロックを配置配線し集
   積された半導体素子において、前記回路ブロック間配線
   領域の未使用の基盤上に電源及び入力信号線が接続され
   ない論理素子を設けることを特徴とした集積回路。
2. （２）１チップ上に複数の回路ブロックを配置配線し集
   積された半導体素子において、前記回路ブロック間配線
   領域の未使用の基盤上に入力信号線を電源又はグランド
   に接続した論理素子を設けることを特徴とした集積回路
   。
3. （３）１チップ上に複数の回路ブロックを配置配線し集
   積された半導体素子において、前記回路ブロック間配線
   領域の未使用の基盤上にゲートアレイ基本セルを配置し
   たことを特徴とした集積回路。
4. （４）スタンダードセルを用いて自動配置配線を行い作
   成したブロックにおいて、前記回路ブロック内のスタン
   ダードセル列に未使用の論理素子を付加し、前記論理素
   子の入力信号線を電源またはグランドに接続したことを
   特徴とした集積回路。
5. （５）前記論理素子を前記回路ブロックの最大矩形領域
   に満たないスタンダードセル列にのみ付加したことを特
   徴とした特許請求の範囲第４項記載の集積回路。
6. （６）スタンダードセルを用いて自動配置配線を行い作
   成したブロックにおいて、ゲートアレイ基本セルを前記
   回路ブロック内部に配置したことを特徴とした集積回路
   。
7. （７）前記ゲートアレイ基本セルを前記回路ブロックの
   最大矩形領域に満たないスタンダードセル列にのみ付加
   したことを特徴とした特許請求の範囲第６項記載の集積
   回路。
8. （８）前記ゲートアレイ基本セルとして電源とグランド
   がトランジスタを通じて互いに接続されないトランジス
   タ群とすることを特徴とした特許請求の範囲第３項また
   は第６項記載の集積回路。