JPH04280668A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に関し
、特にビットスライス方式による半導体集積回路の構成
方法の改良に関するものである。

【０００２】

【従来の技術】ＬＳＩ製造工程において、回路を構成す
る基本素子の形状を決定し、一定面積の半導体チップ内
に回路を形成する際の配置及び配線設計並びに製造工程
で用いるマスクのパターン決定までを、コンピュータを
用いて自動的に行う手法を自動レイアウト設計といい、
配置配線設計の単位には可変形状の空セル又は、例えば
加算器やＡＬＵ，シフター，レジスターといった固定形
状をした単独で或る機能を有する回路等を各々ブロック
化したもの（以下、基本回路ブロックと称する）を用い
る。ビットスライス方式とは、固定語長分、例えば４ビ
ット長分の処理機能を有するよう予め設計されたＬＳＩ
を基本回路ブロックとして、所望の処理能力に応じて所
定の数だけ並列に接続することによって可変語長のプロ
セッサを構成する手法である。

【０００３】図７は、単位回路ブロックを必要なビット
数分だけ並列に接続して構成した機能ブロックを複数個
用いて配置配線した半導体集積回路の従来のブロックレ
イアウト例を示す概略図である（ここでは単位回路ブロ
ックが前述の基本回路ブロックに相当する）。この例は
４つの機能ブロックから構成された半導体集積回路であ
り、このうち３つが８ビット長の機能ブロック、残り１
つが４ビット長というように、処理長さの異なる機能ブ
ロックを有するものである。図において、１，２，３，
４は機能ブロックで、互いに異なる機能を有し、このう
ち機能ブロック１，２，４が８ビット長で機能ブロック
３は４ビット長である。また、５は機能ブロック１の構
成単位である単位回路ブロック、６は機能ブロック２の
、７，８は機能ブロック３の、９は機能ブロック４の構
成単位である単位回路ブロックである。単位回路ブロッ
ク５，６，９は各々単独で１ビット長の処理機能を有す
るものであり、８つ並列に並んで８ビット長の機能処理
を行う機能ブロックを構成するものである。また単位回
路ブロック７，８は同じもので、機能ブロック３を生成
する段階では８ビット長分として両方生成される。しか
し実際には機能ブロック３は４ビット長分しか必要でな
いために、単位回路ブロック８を４つ並列に並べた部分
が４ビット長の機能処理を受け持ち、単位回路ブロック
７が４つ並んだ部分は処理機能として動作しない不活性
な状態にして、全体として４ビット長分のみの処理機能
を実現している。

【０００４】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、各機能ブロックを
構成している単位回路ブロックの数がそれぞれ同じでも
、実際に処理を行う単位回路ブロック数が異なる場合に
おいては、不活性状態の余分な単位回路ブロック部分が
無効領域となって、半導体集積回路の集積度が低下する
という問題があった。

【０００５】本発明はこのような問題点を解消するため
になされたもので、余分な回路部分を省いて面積効率よ
く生成された半導体集積回路を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】本発明に係る半導体集積
回路は、単位回路ブロックと回路ブロック領域を確保す
るための回路ブロックとを少なくとも１ブロックずつ組
み合わせて形成した機能ブロックを用いて構成してなる
ものである。

【０００７】

【作用】この発明においては、単位回路ブロックと回路
ブロック領域を確保するための回路ブロックとを少なく
とも１ブロックずつ組み合わせて形成した機能ブロック
を用いるので、不活性状態の余分な回路部分がなく面積
効率よく半導体集積回路を生成できる。

【０００８】

【実施例】本実施例は、単位回路ブロックと回路ブロッ
ク領域を確保するための回路ブロックとを基本回路ブロ
ックとして用いることによって一つの機能ブロックを形
成し、様々な基本回路ブロックを含んだ多種の機能ブロ
ックを組み合わせて配置配線することによって半導体集
積回路を生成するものである。ここでは、まず単位回路
ブロック，回路ブロック領域を確保するための回路ブロ
ック（以下、領域確保回路ブロックと称する）について
説明し、その後機能ブロックの生成、機能ブロックから
の半導体集積回路の生成と順を追って説明する。

【０００９】単位回路ブロックは加算器，ＡＬＵ，シフ
ター，レジスターなどのある機能をもった通常の回路で
あったり、インバータ，ＡＮＤ，ＯＲなどの論理回路、
さらに順序回路や組合せ回路や配線だけで構成されてい
る回路などであり、このような単位回路ブロックを２つ
以上の回路部分に分けると、分けられた回路部分の少な
くとも１つは、単位回路ブロックが有する機能と同様の
機能を有することはできない回路ブロックである。例え
ば同じ４ビット長の処理機能を持つ加算器の回路ブロッ
クでも、２ビットからなる加算器の回路ブロックが２つ
組み合わされた４ビット加算器の場合、単位回路ブロッ
クとはその４ビット加算器を構成している４ビット長の
回路ブロックではなく、構成要素である２ビット加算器
を構成している２ビット長の回路ブロック各々を指す。 また処理機能の大きさはそれぞれの単位回路ブロックに
よるもので、その最小単位は１ビットである。図１はこ
の種の単位回路ブロックの一例として１ビットを反転出
力するインバータを示しており、図において、２０はこ
の単位回路ブロックの領域、２１はｐチャネルトランジ
スタを構成する活性領域（フィールド）、２２はｎチャ
ネルトランジスタを構成する活性領域（フィールド）、
２３はゲート配線、２４は入力配線、２５は出力配線、
２６は電源配線、２７は接地配線、２８はゲート配線２
３と入力配線２４とを接続する領域（コンタクト）であ
る。なお、同図のインバータは、ソースを電源配線２６
、ドレインを出力配線２５、ゲートをゲート配線２３と
するｐチャネルトランジスタと、ソースを接地配線２７
、ドレインを出力配線２５、ゲート配線２３とするｎチ
ャネルトランジスタで構成されている。

【００１０】ＬＳＩ製造では、所望の機能確保に加えて
決められたチップサイズ内での完全配置配線或いはチッ
プサイズの最小化が要求されている。自動レイアウト設
計は予め１つの矩形領域を設定しておき、その領域内に
前述の基本回路ブロックを配置してから配線経路を決定
して、最終的に所望の機能が設定した矩形領域内に収ま
るようコンピュータで設計する手法であり、こうした要
求を実現するのに適したものである。しかし各基本回路
ブロックはその機能によって大きさが異なるため、組み
合わせて配置して矩形領域内に収めるには、隣接し合う
ブロック同士の高さを揃える必要がある。ここでいうブ
ロックの高さとは信号の流れに対する垂直方向を指し、
例えば図１に示す１ビット長のインバータ単位回路ブロ
ック２０において、入力配線２４から出力配線２５への
信号の流れを示す矢印に対し垂直方向にあるａを指す。

【００１１】続く図２はこの発明の一実施例による処理
長さが３ビット長であるインバータ機能ブロックで、図
１の１ビット長のインバータ単位回路ブロック３つを組
み合わせて、全体として３ビットのデータを反転させる
機能を有する１つのインバータ装置を構成しており、構
成要素である１ビット長のインバータ単位回路ブロック
２０の高さａを３ビット長分合わせたｂが全体の高さで
ある。このような構成のインバータ機能ブロックを配置
して、入力配線２４，出力配線２５にはこれと接続され
る他の機能ブロックの信号線を、電源配線２６には電源
線を、接地配線２７には接地配線をそれぞれ接続するこ
とによって半導体集積回路が形成される。

【００１２】しかし矩形領域内での処理長さが３ビット
でも、３ビット中２ビットだけ反転させる機能（ここで
は真中のビットが反転しない）が欲しい場合、図２の３
ビット長インバータを従来のようにそのまま挿入しただ
けでは、中央に１ビット長のインバータを構成する単位
回路ブロックが存在するために、反転しないままの出力
線を中央に出すのは非常に困難である。図３に示す、こ
の発明の他の実施例では、空セルからなる領域確保回路
ブロック２００を中央に配置することによって、隣接す
る機能ブロックから繋がれている中央のビットの信号線
を反転させずに通過できるように領域を確保した。この
ようにすると、隣接する機能ブロックとのレイアウト高
さが揃うように調整もできるので、各機能ブロックの配
置及び配線を一定の矩形領域内に収めることができる。 なお、電源配線２６，接地配線２７，入力配線２４，出
力配線２５，反転しない中央のビットの信号線の配線は
機能ブロックを配置配線する際に行う。

【００１３】次に領域確保回路ブロックと単位回路ブロ
ックを組合せて配置した具体例を図４乃至図６に挙げる
。これらの図に示す機能ブロックはいずれも処理長さが
８ビットであり、図において、小さい長方形１０１は１
ビット分の単位回路ブロック、斜線部分１０２及び１０
４は領域確保回路ブロック、大きい長方形１０３は２ビ
ットが１単位の単位回路ブロックを示している。図４で
は中央の４ビットを機能ブロックとして使用している。 図５では機能ブロックとして４ビットしか使用しないが
、隣接する機能ブロックとの関係で自由に領域確保回路
ブロック１０２を配置していることを示している。 図６は異なるビット数を単位とする単位回路ブロックが
存在する場合の一例を示しており、１ビットを単位とす
る単位回路ブロック１０１と２ビットを単位とする単位
回路ブロック１０４が混在している例となっている。

【００１４】本実施例では上述のように、単位回路ブロ
ックと回路ブロック領域を確保するための空セルからな
る領域確保回路ブロックとを少なくとも１ブロックずつ
組み合わせて形成した機能ブロックを複数配置配線する
ようにしたので、単位回路ブロックを無駄にすることな
く、隣接する機能ブロック同士の高さが揃って一定の矩
形領域内に収まった半導体集積回路を生成することがで
きる。

【００１５】なお上記実施例では８ビットの単位回路ブ
ロックについて説明したが、単位回路ブロックの単位は
３ビット，４ビットなどいかなる自然数でもよく、単位
回路ブロック同士の高さが異なる場合であっても領域確
保回路ブロックの高さを調整することにより機能ブロッ
クの高さを揃えることが可能となるので、上記実施例と
同様の効果を奏する。

【００１６】

【発明の効果】以上のようにこの発明によれば、ビット
スライス方式で生成される半導体集積回路において、単
位回路ブロックと回路ブロック領域を確保するための空
セルからなる領域確保回路ブロックを少なくとも１ブロ
ックずつ組み合わせて形成した機能ブロックを用いたの
で、無駄な単位回路ブロックがなく面積効率のよい半導
体集積回路を生成できる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体集積回路が有
するインバータ単位回路ブロックの一例を示す平面図で
ある。

【図２】上記実施例によるインバータ単位回路ブロック
で構成されたインバータ機能ブロックを示す平面図であ
る。

【図３】この発明の他の実施例によるインバータ機能ブ
ロックを示す平面図である。

【図４】この発明による半導体集積回路のブロックレイ
アウトを示す概略図である。

【図５】この発明による半導体集積回路の他のブロック
レイアウトを示す概略図である。

【図６】この発明による半導体集積回路の他のブロック
レイアウトを示す概略図である。

【図７】従来の半導体集積回路のブロックレイアウトを
示す概略図である。

【符号の説明】

２０　　　　　　　　　　　　単位回路ブロック領域２
１　　　　　　　　　　　　ｐチャネルトランジスタを
形成する活性領域 ２２　　　　　　　　　　　　ｎチャネルトランジスタ
を形成する活性領域 ２３　　　　　　　　　　　　ゲート配線２４　　　　
　　　　　　　　入力配線２５　　　　　　　　　　　
　出力配線２６　　　　　　　　　　　　電源配線２７
　　　　　　　　　　　　接地配線２８　　　　　　　
　　　　　ゲート配線と入力配線とを接続する領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ビットスライス方式で生成される半導
   体集積回路において、単独で最小の機能を有する単位回
   路ブロックと、回路ブロック領域を確保するための回路
   ブロックとを少なくとも１ブロックずつ組み合わせて形
   成した機能ブロックを用いて構成してなることを特徴と
   する半導体集積回路。