JPS63190356A - 自動配置配線方法 - Google Patents
自動配置配線方法Info
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- JPS63190356A JPS63190356A JP62023105A JP2310587A JPS63190356A JP S63190356 A JPS63190356 A JP S63190356A JP 62023105 A JP62023105 A JP 62023105A JP 2310587 A JP2310587 A JP 2310587A JP S63190356 A JPS63190356 A JP S63190356A
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- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241000282412 Homo Species 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、スタンダード・セル方式による自動配置配線
方法に関するもので、特に１ビット単位で構成されるデ
ータバス方式の回路に使用されるものである。
方法に関するもので、特に１ビット単位で構成されるデ
ータバス方式の回路に使用されるものである。
（従来の技術）
従来、集積回路は各基本ダートの設計及びこれら基本ダ
ートの配置、配線吃全て人手により行なわれていた。し
かし近年集積回路が大規模化してくるに従い、係る人手
による設計では工数が極めて多くなシ、設計に長時間を
特徴とする特に少量多品種のいわゆるカスタム集積回路
では、設計時間の短縮が強く要請されている。そこで設
計時間の短縮を図るため、人手によらないで電子計算機
を用いた設計が実施されている。少量多品種の半導体装
置の設計手法としてスタンダード・セル方式が知られて
いる。スタンダード・セル方式では、図形処理装置上に
予め登録している基本セルからなるセルライブラリーを
使用する。基本セルは、基本ダート、複合ダート、７リ
ツゾ・フロップ及び汎用性のある論理回路等の所定の論
理機能を有する論理回路である。従って製造すべき半導
体装置の論理機能に基づく個々の基本セル同士の接続情
報を電子計算機に入力し、この接続情報に従って電子計
算機は自動配置配線を行ない目的の半導体装置を設計す
る。この様なスタンダード・セル方式の設計によれば、
設計の工数が少なくて済み比較的短時間で大規模集積回
路の設計が可能である。
ートの配置、配線吃全て人手により行なわれていた。し
かし近年集積回路が大規模化してくるに従い、係る人手
による設計では工数が極めて多くなシ、設計に長時間を
特徴とする特に少量多品種のいわゆるカスタム集積回路
では、設計時間の短縮が強く要請されている。そこで設
計時間の短縮を図るため、人手によらないで電子計算機
を用いた設計が実施されている。少量多品種の半導体装
置の設計手法としてスタンダード・セル方式が知られて
いる。スタンダード・セル方式では、図形処理装置上に
予め登録している基本セルからなるセルライブラリーを
使用する。基本セルは、基本ダート、複合ダート、７リ
ツゾ・フロップ及び汎用性のある論理回路等の所定の論
理機能を有する論理回路である。従って製造すべき半導
体装置の論理機能に基づく個々の基本セル同士の接続情
報を電子計算機に入力し、この接続情報に従って電子計
算機は自動配置配線を行ない目的の半導体装置を設計す
る。この様なスタンダード・セル方式の設計によれば、
設計の工数が少なくて済み比較的短時間で大規模集積回
路の設計が可能である。
第２図及び第３図に、被設計回路である従来の自動配置
配線例を示す。第２図は、ＡＬＵ回路の構成図で、この
回路の自動配置配線を行なったレイアウト結果を第３図
に示す。図中１は入力レジスタ、２は演算部、３は出力
ラッチ、４はセルライブラリー、５はポリシリコン配線
、６はコンタクトホールセル、７はアルミニウム配線で
あるＯＸはＸ入力データ、ＹはＹ人カデータ、Ｃは制御
線である。このように電子計算機によシ自動配置された
セルライブラリー４間を接続情報に従い配線されている
。一般に配線はポリシリコン及びアルミニウムで自動配
線される。この例では、縦方向にポリシリコン５．横方
向にアルミニウム７で配線され、この両配線の接続には
、コンタクト・ホールセル６を用いる。
配線例を示す。第２図は、ＡＬＵ回路の構成図で、この
回路の自動配置配線を行なったレイアウト結果を第３図
に示す。図中１は入力レジスタ、２は演算部、３は出力
ラッチ、４はセルライブラリー、５はポリシリコン配線
、６はコンタクトホールセル、７はアルミニウム配線で
あるＯＸはＸ入力データ、ＹはＹ人カデータ、Ｃは制御
線である。このように電子計算機によシ自動配置された
セルライブラリー４間を接続情報に従い配線されている
。一般に配線はポリシリコン及びアルミニウムで自動配
線される。この例では、縦方向にポリシリコン５．横方
向にアルミニウム７で配線され、この両配線の接続には
、コンタクト・ホールセル６を用いる。
（発明が解決しようとする問題点）
上記のように電子計算機によシセルの配置及びセル間の
配線が行なわれるが、入力レソスタ等のパスの信号線が
集中する場所に於いては、第４図に示す様にこのパスの
信号線を外部に配線するため１部分に信号線が集中する
。従って残りのセルの信号線を自動配線しても、この信
号線が集中して出来たスペースよシも十分少ないため、
残シのセルの信号線の箇所に無駄なスペースが出来る。
配線が行なわれるが、入力レソスタ等のパスの信号線が
集中する場所に於いては、第４図に示す様にこのパスの
信号線を外部に配線するため１部分に信号線が集中する
。従って残りのセルの信号線を自動配線しても、この信
号線が集中して出来たスペースよシも十分少ないため、
残シのセルの信号線の箇所に無駄なスペースが出来る。
すなわち、スタンダード・セル列間が広くなるため、上
記無駄なスペースを信号線を通らなければならない信号
線があった場合信号線が長くなり、伝搬遅延が大きくな
ったシ、この無駄なスペースのためチップ面積の増大と
いう問題があった。
記無駄なスペースを信号線を通らなければならない信号
線があった場合信号線が長くなり、伝搬遅延が大きくな
ったシ、この無駄なスペースのためチップ面積の増大と
いう問題があった。
本発明の目的は、従来の問題点であ／）信号鯨菓中によ
る無駄なスペースをなくし、信号線長及びチップ面積の
増大を抑えることである。
る無駄なスペースをなくし、信号線長及びチップ面積の
増大を抑えることである。
［発明の構成］
〔問題点を解決するための手段と作用〕本発明は、単位
論理機能を有する基本セルと、これら基本セルを接続す
る接続配線部とを備えたスタンダード・セル方式の半導
体装置の自動配置配線方法において、被設計回路を１１
いし数ビット単位に分割して自動配置配線を行ない、前
記自動配置配線を行なった回路を複数個発生させて前記
被設計回路を設計することを特徴とする。即ち本発明は
、被設計回路（例えばｈｒ、ｕ ）を例えば１ビットに
分割し、縦長のブロック形状になる様自動配置配線を行
なう。この時データは縦方向、制御線は横方向に配線す
る。この自動配置配線されたブロックをビット数分発生
させ所定の回路（例えばＡＬＵ ）を設計するものであ
る。
論理機能を有する基本セルと、これら基本セルを接続す
る接続配線部とを備えたスタンダード・セル方式の半導
体装置の自動配置配線方法において、被設計回路を１１
いし数ビット単位に分割して自動配置配線を行ない、前
記自動配置配線を行なった回路を複数個発生させて前記
被設計回路を設計することを特徴とする。即ち本発明は
、被設計回路（例えばｈｒ、ｕ ）を例えば１ビットに
分割し、縦長のブロック形状になる様自動配置配線を行
なう。この時データは縦方向、制御線は横方向に配線す
る。この自動配置配線されたブロックをビット数分発生
させ所定の回路（例えばＡＬＵ ）を設計するものであ
る。
（実施例）
以下図面を１照して本発明の一実施例を説明する。第１
図は同実施例によ多形成される回路構成図（例えばＡＬ
Ｕ ）を示し、この一点鎖線で囲まれたブロックは１ビ
ット分である。即ち本実施例では、第１図に示す様に被
設計回路を１ビットに分割する。すなわち１ビットｘ人
カレソスタ８．１ピツ）Ｙ入力レジスタ９，１ビット演
算部１０、及び１ビット出力ラツチ１１で回路を構成し
、論理接続記述を作成する。この接続情報に従い、電子
計算機によシ自動配置配線を行なう。この時、ブロック
形状は縦長にし、データを縦方向、制御線を横方向に配
線する。制御線は、ブロックの左右同一位置に引き出し
、ブロックを繰シ返し発生するだけで接続される様にす
る。図中１２はＸ人力データ、１３はＹ人カデータ、１
４は制御線、ノ５は出力データである。この様にして設
計したブロックをｌｉＩり同士にビット数分（データ処
理装置が３２ビット構成であった場合は３２ビット分）
それぞれ発生させ、所定の回路（例えばＡＬＵ ）を設
計するものである。
図は同実施例によ多形成される回路構成図（例えばＡＬ
Ｕ ）を示し、この一点鎖線で囲まれたブロックは１ビ
ット分である。即ち本実施例では、第１図に示す様に被
設計回路を１ビットに分割する。すなわち１ビットｘ人
カレソスタ８．１ピツ）Ｙ入力レジスタ９，１ビット演
算部１０、及び１ビット出力ラツチ１１で回路を構成し
、論理接続記述を作成する。この接続情報に従い、電子
計算機によシ自動配置配線を行なう。この時、ブロック
形状は縦長にし、データを縦方向、制御線を横方向に配
線する。制御線は、ブロックの左右同一位置に引き出し
、ブロックを繰シ返し発生するだけで接続される様にす
る。図中１２はＸ人力データ、１３はＹ人カデータ、１
４は制御線、ノ５は出力データである。この様にして設
計したブロックをｌｉＩり同士にビット数分（データ処
理装置が３２ビット構成であった場合は３２ビット分）
それぞれ発生させ、所定の回路（例えばＡＬＵ ）を設
計するものである。
上記のように被設計回路をｌピッ）Ｋブロック分割し、
自動配置配線を行なったため、信号線が集中し７１、ま
た無駄な空白の部分を生じるという問題はなくなる。従
って自動配置配線後のレイアウトは、無駄なスペースが
出来ず、信号線長及びチップ面積の増大を抑えることが
出来る。
自動配置配線を行なったため、信号線が集中し７１、ま
た無駄な空白の部分を生じるという問題はなくなる。従
って自動配置配線後のレイアウトは、無駄なスペースが
出来ず、信号線長及びチップ面積の増大を抑えることが
出来る。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば実施例では、被設計回路を１ビットに分割
したが、場合に応じて１ないし数ビットに分割してもよ
い。
ある。例えば実施例では、被設計回路を１ビットに分割
したが、場合に応じて１ないし数ビットに分割してもよ
い。
６一
［発明の効果コ
以上説明した如く本発明によれば、均等配置配線ができ
るため、従来の問題点である信号線集中による無駄なス
ペースをなくシ、信号線長及びチップ面積の増大を抑え
ることができるものである。
るため、従来の問題点である信号線集中による無駄なス
ペースをなくシ、信号線長及びチップ面積の増大を抑え
ることができるものである。
第１図は本発明の一実施例を説明するだめの回路構成図
、第２図は従来のＡＬＵ回路の構成図、第３図及び第４
図は従来の自動配置配線のレイアウト図である。 ８・・・１ビットＸ入力レソスタ、９・・・１ピットＹ
人カレソスタ、１０・・・１ビット演算部、１１・・・
１ビット出力ラツチ、１２・・・Ｘ人力データ、１３・
・・Ｙ入カデータ、１４・・・制御線、１５・・・出力
データ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
、第２図は従来のＡＬＵ回路の構成図、第３図及び第４
図は従来の自動配置配線のレイアウト図である。 ８・・・１ビットＸ入力レソスタ、９・・・１ピットＹ
人カレソスタ、１０・・・１ビット演算部、１１・・・
１ビット出力ラツチ、１２・・・Ｘ人力データ、１３・
・・Ｙ入カデータ、１４・・・制御線、１５・・・出力
データ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- 単位論理機能を有する基本セルと、これら基本セルを接
続する接続配線部とを備えたスタンダードセル方式の半
導体装置の自動配置配線方法において、被設計回路を１
ないし数ビット単位に分割して自動配置配線を行ない、
前記自動配置配線を行なった回路を複数個発生させて前
記被設計回路を設計することを特徴とする自動配置配線
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023105A JPS63190356A (ja) | 1987-02-03 | 1987-02-03 | 自動配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023105A JPS63190356A (ja) | 1987-02-03 | 1987-02-03 | 自動配置配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63190356A true JPS63190356A (ja) | 1988-08-05 |
Family
ID=12101182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62023105A Pending JPS63190356A (ja) | 1987-02-03 | 1987-02-03 | 自動配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63190356A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280668A (ja) * | 1991-03-08 | 1992-10-06 | Mitsubishi Electric Corp | 半導体集積回路 |
| US20140033151A1 (en) * | 2012-07-30 | 2014-01-30 | Synopsys, Inc. | Equivalence checking between two or more circuit designs that include division and/or square root circuits |
| US8732637B2 (en) * | 2012-07-30 | 2014-05-20 | Synopsys, Inc. | Formal verification of bit-serial division and bit-serial square-root circuit designs |
-
1987
- 1987-02-03 JP JP62023105A patent/JPS63190356A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280668A (ja) * | 1991-03-08 | 1992-10-06 | Mitsubishi Electric Corp | 半導体集積回路 |
| US20140033151A1 (en) * | 2012-07-30 | 2014-01-30 | Synopsys, Inc. | Equivalence checking between two or more circuit designs that include division and/or square root circuits |
| US8732637B2 (en) * | 2012-07-30 | 2014-05-20 | Synopsys, Inc. | Formal verification of bit-serial division and bit-serial square-root circuit designs |
| US9189581B2 (en) * | 2012-07-30 | 2015-11-17 | Synopsys, Inc. | Equivalence checking between two or more circuit designs that include division circuits |
| US9870442B2 (en) | 2012-07-30 | 2018-01-16 | Synopsys, Inc. | Equivalence checking between two or more circuit designs that include square root circuits |
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