JPH0555377A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH0555377A JPH0555377A JP21706691A JP21706691A JPH0555377A JP H0555377 A JPH0555377 A JP H0555377A JP 21706691 A JP21706691 A JP 21706691A JP 21706691 A JP21706691 A JP 21706691A JP H0555377 A JPH0555377 A JP H0555377A
- Authority
- JP
- Japan
- Prior art keywords
- blocks
- block
- semiconductor integrated
- wiring
- integrated device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積装置のレイアウトにおいて、無効領
域を減らし、素子及び配線密度を上げてチップサイズを
小さくすることを目的とする。 【構成】複数のブロックからなる半導体集積装置におい
て、そのブロック内に接続される基本セルがない配線を
通過させることができる様に、入出力ピンを設ける。 【効果】複数のブロックが接するコーナー部において、
配線が集中するのを緩和し、ブロック間のスペースを小
さくすることが出来る。ブロック間の配線長が短くな
り、配線負荷も減り、高速動作可能となる。
域を減らし、素子及び配線密度を上げてチップサイズを
小さくすることを目的とする。 【構成】複数のブロックからなる半導体集積装置におい
て、そのブロック内に接続される基本セルがない配線を
通過させることができる様に、入出力ピンを設ける。 【効果】複数のブロックが接するコーナー部において、
配線が集中するのを緩和し、ブロック間のスペースを小
さくすることが出来る。ブロック間の配線長が短くな
り、配線負荷も減り、高速動作可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積装置（以後
ＩＣという）のレイアウトに関する。
ＩＣという）のレイアウトに関する。
【０００２】
【従来の技術】従来、複数のブロックからなるＩＣのレ
イアウトは図２に示されるように、まずブロックの配線
を行い、それからブロック間の配線がなされていた。１
つのブロックは複数の基本セル列と基本セル列間の配線
に用いられるチャネル領域からなる。またブロックは入
出力ピンを持ち、他のブロックとの配線はこの入出力ピ
ンを介して行われる。
イアウトは図２に示されるように、まずブロックの配線
を行い、それからブロック間の配線がなされていた。１
つのブロックは複数の基本セル列と基本セル列間の配線
に用いられるチャネル領域からなる。またブロックは入
出力ピンを持ち、他のブロックとの配線はこの入出力ピ
ンを介して行われる。
【０００３】
【発明が解決しようとする課題】図２に従来のブロック
を用いたＩＣのレイアウトを示す。この場合、ブロック
間の配線数が増えてくると、他のブロックと接するコー
ナー部付近のチャネル（図２のＡ）で配線の密度が極端
に高くなり、その部分でブロック間のスペースが決まっ
ていた。一方、同じブロック間のチャネル部でも、チッ
プ外周側では、配線密度は低く、無効領域が存在した。
従って中央部に集中した配線領域が、無効領域を広げ、
チップサイズの増大にもつながっていた。
を用いたＩＣのレイアウトを示す。この場合、ブロック
間の配線数が増えてくると、他のブロックと接するコー
ナー部付近のチャネル（図２のＡ）で配線の密度が極端
に高くなり、その部分でブロック間のスペースが決まっ
ていた。一方、同じブロック間のチャネル部でも、チッ
プ外周側では、配線密度は低く、無効領域が存在した。
従って中央部に集中した配線領域が、無効領域を広げ、
チップサイズの増大にもつながっていた。
【０００４】本発明は、この様な無効領域を極力小さく
し、素子密度の高いＩＣを提供することを目的とする。
し、素子密度の高いＩＣを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体集積装置
は、複数の基本セル列とチャネル部からなり、他の領域
とはチャネル領域で隔てられるブロックを有し、そのブ
ロック内に接続される基本セルがない配線がそのブロッ
ク内を通過することを特徴とする。
は、複数の基本セル列とチャネル部からなり、他の領域
とはチャネル領域で隔てられるブロックを有し、そのブ
ロック内に接続される基本セルがない配線がそのブロッ
ク内を通過することを特徴とする。
【０００６】
【実施例】図１に本発明の実施例を示す。１〜３がブロ
ックで、ブロック１の内部を図３に示す。図３のブロッ
クは３つの基本セル列と２つのチャネル部からなり、１
１〜１９までの入出力ピンを持つ。１１〜１３までの入
出力ピンはブロック内に接続される基本セルを持つが、
１４〜１９のピンについては、ブロック内に接続される
基本セルを持たない。１４〜１６のピンはそれぞれ１７
〜１９のピンに直接つながっているだけである。これら
の配線は、最下段基本セル列の右端を縦に通過している
が、これは縦方向配線用のフィードセル４１〜４３を介
しているだけで、実際に有効な素子を持つ基本セルにつ
ながっているわけではない。通常、この様なブロックの
配線密度はブロック中央に行く程高く、ブロック外周で
は密度が低いので、図３の１４〜１９に示す様な入出力
ピンをブロック外周部で接続することは難しくない。
ックで、ブロック１の内部を図３に示す。図３のブロッ
クは３つの基本セル列と２つのチャネル部からなり、１
１〜１９までの入出力ピンを持つ。１１〜１３までの入
出力ピンはブロック内に接続される基本セルを持つが、
１４〜１９のピンについては、ブロック内に接続される
基本セルを持たない。１４〜１６のピンはそれぞれ１７
〜１９のピンに直接つながっているだけである。これら
の配線は、最下段基本セル列の右端を縦に通過している
が、これは縦方向配線用のフィードセル４１〜４３を介
しているだけで、実際に有効な素子を持つ基本セルにつ
ながっているわけではない。通常、この様なブロックの
配線密度はブロック中央に行く程高く、ブロック外周で
は密度が低いので、図３の１４〜１９に示す様な入出力
ピンをブロック外周部で接続することは難しくない。
【０００７】次に図１を用いて、チップ全体のレイアウ
トについて説明する。従来ではブロック２からブロック
３へ行く配線２１〜２３は図２に示す様にチャネル部に
沿って曲がって配線されたが、ここでは、ブロック１に
内部を通過する入出力ピン１４〜１９があるため、これ
を使うと、図１に示す様にチャネル部は横切るだけで、
ブロック１と２及び１と３の間のスペースには一切関係
しない。すなわち、このブロック１の入出力ピン１４〜
１９を使用することで、チップサイズは縦方向及び横方
向ともに、配線３本分だけ小さくなった訳である。本実
施例では説明を簡単にするため配線３本分のみの効果に
ついて述べたが、当然これは、回路規模が大きくなれば
本発明の適用箇所も増え、チップサイズ縮小に寄与する
効果は増大する。
トについて説明する。従来ではブロック２からブロック
３へ行く配線２１〜２３は図２に示す様にチャネル部に
沿って曲がって配線されたが、ここでは、ブロック１に
内部を通過する入出力ピン１４〜１９があるため、これ
を使うと、図１に示す様にチャネル部は横切るだけで、
ブロック１と２及び１と３の間のスペースには一切関係
しない。すなわち、このブロック１の入出力ピン１４〜
１９を使用することで、チップサイズは縦方向及び横方
向ともに、配線３本分だけ小さくなった訳である。本実
施例では説明を簡単にするため配線３本分のみの効果に
ついて述べたが、当然これは、回路規模が大きくなれば
本発明の適用箇所も増え、チップサイズ縮小に寄与する
効果は増大する。
【０００８】本実施例では、図１に示す様にブロック内
を下辺から右辺へ通過する例について述べたが、ブロッ
ク数が増えた場合は図４に示すブロック４の様に、下辺
から反対側の上辺へ通過するような配線も有効となる。
を下辺から右辺へ通過する例について述べたが、ブロッ
ク数が増えた場合は図４に示すブロック４の様に、下辺
から反対側の上辺へ通過するような配線も有効となる。
【０００９】
【発明の効果】以上述べた様に、本発明によれば、チッ
プ中央部に集中していた配線密度を緩和し、ブロック間
のスペースを小さくすることができる。これはすなわ
ち、チップサイズの縮小につながり、ＩＣの低コスト化
を可能にする。さらにブロック間隔が狭くなることによ
ってブロック間の配線長は短くなるため、配線負荷が減
り、高速動作が可能となる
プ中央部に集中していた配線密度を緩和し、ブロック間
のスペースを小さくすることができる。これはすなわ
ち、チップサイズの縮小につながり、ＩＣの低コスト化
を可能にする。さらにブロック間隔が狭くなることによ
ってブロック間の配線長は短くなるため、配線負荷が減
り、高速動作が可能となる
【図１】本発明の半導体集積装置のレイアウト図。
【図２】従来の半導体集積装置のレイアウト図。
【図３】図１のブロック１の内部レイアウト図。
【図４】本発明をさらに大規模な半導体集積装置に適用
したレイアウト図。
したレイアウト図。
１〜４ ブロック図 １１〜１９ 入出力ピン ２１〜２３ ブロック間の配線 ３１〜３３ 基本セル列
Claims (1)
- 【請求項１】複数の基本セル列とチャネル部からなり、
他の領域とはチャネル領域で隔てられるブロックを有す
る半導体集積装置において、前記ブロック内に接続され
る基本セルがない配線が、少なくとも１つの前記ブロッ
ク内を通過することを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21706691A JPH0555377A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21706691A JPH0555377A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555377A true JPH0555377A (ja) | 1993-03-05 |
Family
ID=16698303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21706691A Pending JPH0555377A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555377A (ja) |
-
1991
- 1991-08-28 JP JP21706691A patent/JPH0555377A/ja active Pending
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