JPH0260148A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、計算機を用いて配置、配線形成した半導体集
積回路装置に係わり、スタンダードセル方式による半導
体集積回路装置に関する。

（従来の技術） この種の方式による半導体集積回路装置の全体の構成の
平面図を第２図に示す。図中１は半導体チップ本体、２
はパッド列、３ａ〜３Ｃは機能ブロックである。即ちチ
ップ本体１には、機能ごとにまとめられた機能ブロック
３ａ〜３Ｃなどが配置され、これらの機能ブロックを相
互接続する事により、目的とする論理回路をチップ本体
１上に実現させている。

ここで機能ブロック例えば３ａの内部は、スタンダード
セルを計算機で自動配置、配線したブロックであり、こ
の機能ブロック３ａのスタンダードセル配置例を第３図
に示す。図中１１はフィールドセル、１２はフィールド
セル領域、１３はスタンダードセルである。ここでフィ
ールドセル１１、これを複数個続けて配置したフィール
ドセル領域１２は、目的とする論理回路に直接関与せず
、レイアウトパターンの位置整合用、あるいは配線領域
を確保するための単位セル、該セル領域である。即ち機
能ブロック３ａの論理を実現するため、スタンダードセ
ルは、必要なセルが必要な個数だけ、ブロック３ａの左
辺１４を基準に、いくつもの列に分かれて配置される。

その後各セル列の長さの整合をとり、ブロックとして矩
形になる様、各セル列ともフィールドセル１１が必要個
発生され、第３図に示す様なブロックとなる。その後、
計算機により、スタンダードセル相互の配線を行ない、
目的する論理回路を実現していた。

（発明が解決しようとする課題） 従来ではスタンダードセル配置の際、スタンダードセル
相互のつながり（接続）を考慮しているため、機能ブロ
ック中心部には、多セルへの接続が多いセルが集中して
しまう。このため、できあがった機能ブロック３ａは、
中心部に配線が集中してしまうという現象がある。この
ため、ブロック３ａの中心部より少しはずれたセル間の
接続線１５、例えばスタンダードセル１３．１３間のセ
ルの接続において、ブロック中心部を通れば近距離で接
続できるものを、わざわざフィールドセル領域（フィー
ルドスルー領域）１２の地点を通り、迂回して配線して
いる現象もしばしば見受けられる。また、この現象は機
能ブロックのスタンダードセル使用数に比例し、ブロッ
クが大きくなるほど顕著に現われてくる。

また、従来の設計法では、−回のブロック作成に重点が
置かれているため、チップ作成後の仕様変更等によるブ
ロックパターン修正が非常に困難であるケースが多い。

これは、機能ブロック内を、従来例に示した通り、必要
なスタンダードセルを必要側だけ設け、後は配線するだ
けであり、後の修正を考慮していないためである。たと
えばセル１３の様な領域にある論理回路に修正が入った
場合、必要な信号線（スタンダードセル間接続線）をフ
ィールドセル領域１２まで引き出し、このフィールドセ
ル領域で修正分の論理回路を、スタンダードセルを追加
して実現する様なことがある。

しかしながら、ブロック中心部に配線が集中しているた
め、フィールドセル領域１２まで、修正に必要な信号線
を引き出す事ができない。このため、設計者は、また始
めよりセルの配置から設計を行ない直すのである。また
、こうした場合、チップ全体の再レイアウトも行なわざ
るを得ない場合もある。

この様に、従来例では、１つに、迂回配線による配線長
の増大、すなわちチップ面積の非有効的な使用があり、
また１つに、修正作業の増大、すなわち製品開発期間の
長時間、製品コストの割高が問題としてあげられる。

この発明は前記問題に鑑みてなされたもので、迂回配線
の軽減、レイアウトパターンの修正の容易化を目的とし
たものである。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、計算機を用いて配置、配線形成した半導体集
積回路装置において、スタンダードセルで構成される半
導体集積回路装置内部の機能ブロックの中央部及びその
付近に、前記装置内部に形成する論理回路に直接関与せ
ず、レイアウトパターンの位置整合用あるいは配線領域
を確保するための単位セル（フィールドセル）を複数個
続けて配置したフィールドセル領域を設けたことを特徴
とする半導体集積回路装置である。

即ち本発明のレイアウトは、機能ブロック内中央部及び
その付近にフィールドセルを集中的に配置し、このフィ
ールドセル領域を利用して配置、配線を行なうことによ
り、前記配線作業の困難性、後の修正作業の困難性等の
解消化を図ったものである。

（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の機能ブロックのパターン平面図であるが
これは前記第２図、第３図と対応させた場合の例である
から、対応個所には同一符号を付して特徴とする点の説
明を行う。本実施例の特徴は、機能ブロック３ａを構成
するセル列２１のうち、機能ブロックの中央部及びその
付近にあるセル列の中央部及びその付近に、フィールド
セル１１を、複数個続けて配置したフィールドセル領域
２２を設けたことである。この場合、従来機能ブロック
の端側にあったフィールドセル領域１２の一部を、機能
ブロック３ａの中央部及びその付近に移しかえたと考え
てもよい。

なお、このフィールドセル領域２２を形成する単位セル
部分に、修正のための論理回路追加を考慮して、ブロッ
ク３ａの機能とは直接関係しないＭＯＳ型トランジスタ
等の半導体素子を挿合していてもよく、また、フィール
ドセル領域１６に、上記ＭＯＳ型トランジスタ等の半導
体素子を配置していても同等の効果は得られる。

このような構成であれば、機能ブロック３ａの中央部及
びその付近に、フィールドセル１１を設けることにより
、スタンダードセルの配置は、信号の流れにそって、中
央部のフィールドセル領域２２を取り囲む様になるため
、従来の如き機能ブロック中心部への配線集中は軽減さ
れる。このため、第３図で示した様なセル１３．１３間
の配線２３も、ブロック中心部を経由して行なう様：こ
なめるためセル列合わせのためのフィールドセル領域１
２を通る迂回配線は激減できる。

また、フィールドセル領域２２は、本来、機能ブロック
３ａを構成する論理回路の基本であるＭＯＳトランジス
タを有していない領域であるため、このフィールドセル
領域２２へのトランジスタ追加も容易である。この場合
、フィールドセル領域２２を抜いた機能ブロック３ａの
周辺は、はぼ等間隔であるため、つまり機能プロ・ツク
がドーナツ形状となるため、機能プロ・ツク３ａに修正
力（入ったとしても、フィールド領域２２に修正用半導
体素子を設けておけば、極短距離に信号線を引き出すだ
けで、容易に、修正は可能であり、初期ブロック作成時
に、予めＭＯＳ型トランジスタ等の半導体素子を附加し
ておけば、半導体集積回路装置の製造においても、上層
加工だけですむため、容易に実サンプルを得ることがで
きる。すなわち、修正期間を短くすることができるため
、開発期間の短縮、開発コストの低減を計ることができ
る。

［発明の効果］ 以上説明した如く本発明によれば、迂回配線の軽減、レ
イアウトパターンの修正の容易化が可能なスタンダード
セル型の半導体集積回路装置を提供できるものである。

【図面の簡単な説明】 第１図は本発明の一実施例のパターン平面図、第２図、
第３図は従来装置の要部のノくターン平面図である。 １・・・チップ本体、３ａ〜３Ｃ・・・機能ブロック、
１１・・・フィールドセル、１３・・・スタンダードセ
ル、２１・・・セル列、２２・・・フィールドセル領域
、２３・・・配線。 第１図

Claims (3)

【特許請求の範囲】
1. （１）計算機を用いて配置、配線形成した半導体集積回
   路装置において、スタンダードセルで構成される半導体
   集積回路装置内部の機能ブロックの中央部及びその付近
   に、前記装置内部に形成する論理回路に直接関与せず、
   レイアウトパターンの位置整合用あるいは配線領域を確
   保するための単位セル（フィールドセル）を複数個続け
   て配置したフィールドセル領域を設けたことを特徴とす
   る半導体集積回路装置。
2. （２）前記フィールド領域は、前記機能ブロックの中央
   部及びその付近に存在する複数のセル列にわたり、該セ
   ル列の中央部及びその付近に前記フィールドセルを複数
   個続けて配置した事を特徴とする請求項１に記載の半導
   体集積回路装置。
3. （３）前記フィールドセル領域に、前記機能ブロックと
   は直接関与しない半導体素子を具備した事を特徴とする
   請求項１または２に記載の半導体集積回路装置。