JPH0226046A - マスター・スライス半導体集積回路装置 - Google Patents
マスター・スライス半導体集積回路装置Info
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- JPH0226046A JPH0226046A JP17660188A JP17660188A JPH0226046A JP H0226046 A JPH0226046 A JP H0226046A JP 17660188 A JP17660188 A JP 17660188A JP 17660188 A JP17660188 A JP 17660188A JP H0226046 A JPH0226046 A JP H0226046A
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- analog
- digital
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000000872 buffer Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスター・スライス半導体集積回路装置に関し
、特にアナログ回路とディジタル回路とを混載する場合
の電源配線の布線構造に関する。
、特にアナログ回路とディジタル回路とを混載する場合
の電源配線の布線構造に関する。
第３図は従来のマ′スター・スライス半導体集積回路装
置の電源配線の布線構造図で、アナログ機能ブロックＡ
およびディジタル機能ブロックＢに対するそれぞれ一対
の電源線ａ、ｃおよびグランド線す、ｄは、信号線と同
じ線幅でアナログ機能ブロックＡおよびディジタル機能
ブロックＢが必要とする電力骨だけについて信号線と同
一手法でそれぞれ配線される。ここで、１は半導体基板
、２．３および４はそれぞれ外部セル、トランジスタ内
部セル列および抵抗／容量セル、５および６はアナログ
電源バッファおよびアナログ・グランド・バッファ、ま
た、７および８はディジタル電源バッファおよびディジ
タル・グランド・バッファをそれぞれ示す。
置の電源配線の布線構造図で、アナログ機能ブロックＡ
およびディジタル機能ブロックＢに対するそれぞれ一対
の電源線ａ、ｃおよびグランド線す、ｄは、信号線と同
じ線幅でアナログ機能ブロックＡおよびディジタル機能
ブロックＢが必要とする電力骨だけについて信号線と同
一手法でそれぞれ配線される。ここで、１は半導体基板
、２．３および４はそれぞれ外部セル、トランジスタ内
部セル列および抵抗／容量セル、５および６はアナログ
電源バッファおよびアナログ・グランド・バッファ、ま
た、７および８はディジタル電源バッファおよびディジ
タル・グランド・バッファをそれぞれ示す。
このように、上述した従来のマスター・スライス半導体
集積回路装置の電源配線は、アナログ回路用の電源線ａ
およびグランド線すとディジタル回路用の電源線Ｃおよ
びグランド線ｄがそれぞれ信号線と同じ線幅で配線され
るため、大きな電力を必要とするアナログ機能ブロック
Ａについて見ると、電源線ａとグランド線すの配線幅が
流れる電流に対して細すぎ、配線寿命が短くなるという
問題点を生じている。この問題を解決するにはアナログ
機能ブロックＡに対する電源配線のみを広幅に布線すれ
ばよいが、布線構造が複雑となり、コンピュータ布線手
法になじまないようになる。
集積回路装置の電源配線は、アナログ回路用の電源線ａ
およびグランド線すとディジタル回路用の電源線Ｃおよ
びグランド線ｄがそれぞれ信号線と同じ線幅で配線され
るため、大きな電力を必要とするアナログ機能ブロック
Ａについて見ると、電源線ａとグランド線すの配線幅が
流れる電流に対して細すぎ、配線寿命が短くなるという
問題点を生じている。この問題を解決するにはアナログ
機能ブロックＡに対する電源配線のみを広幅に布線すれ
ばよいが、布線構造が複雑となり、コンピュータ布線手
法になじまないようになる。
本発明の目的は、上記の情況に鑑み、アナログ機能ブロ
ックおよびディジタル機能ブロック双方の電源配線幅を
所要電力とそれぞれ整合性良く任意に且つ布線構造を複
雑化することなく設定することのできるマスター・スラ
イス半導体集積回路装置を提供することである。
ックおよびディジタル機能ブロック双方の電源配線幅を
所要電力とそれぞれ整合性良く任意に且つ布線構造を複
雑化することなく設定することのできるマスター・スラ
イス半導体集積回路装置を提供することである。
本発明によれば、半導体基板上に基本セルを規則的に配
置してアナログおよびディジタル双方の機能ブロックを
構成し、前記機能ブロックに信号線および電源線をそれ
ぞれ配線してアナログ回路およびディジタル回路を混載
して形成するマスター・スライス半導体集積回路装置は
、前記アナログ回路およびディタル回路に対するそれぞ
れ一対の電源線およびグランド線が、前記アナログおよ
びディジタル双方の機能ブロックの周囲を取囲む回廊パ
ターンと前記回廊パターンと半導体基板周辺部のバッフ
ァおよび機能ブロックのそれぞれとを接続する結線パタ
ーンとから成ることを含んで構成される。
置してアナログおよびディジタル双方の機能ブロックを
構成し、前記機能ブロックに信号線および電源線をそれ
ぞれ配線してアナログ回路およびディジタル回路を混載
して形成するマスター・スライス半導体集積回路装置は
、前記アナログ回路およびディタル回路に対するそれぞ
れ一対の電源線およびグランド線が、前記アナログおよ
びディジタル双方の機能ブロックの周囲を取囲む回廊パ
ターンと前記回廊パターンと半導体基板周辺部のバッフ
ァおよび機能ブロックのそれぞれとを接続する結線パタ
ーンとから成ることを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すマスター・スライス半
導体集積回路装置の電源配線の布線構造図である。本実
施例によれば、本発明の半導体集積回路装置は、半導体
基板１の上にトランジスタ内部セル列３および抵抗／容
量セル列４等の基本セルを規則的に配置したアナログ機
能ブロックＡおよびディジタル機能ブロックＢと、周辺
部にそれぞれ配置した外部セル２およびアナログ電源バ
ッファ５．アナログ・グランド・バッファ６、ディジタ
ル電源バッファ７、ディジタル・グランドバッファ８と
、アナログおよびディジタル回路の機能ブロックＡ、Ｂ
の周囲を取囲むように形成されたアナログ電源線ａ、ア
ナログ・グランド線す、ディジタル電源線Ｃ，ディジタ
ル・グランド線ｄの回廊パターンと、この回廊パターン
とバッファおよび機能ブロックとの間をそれぞれ接続す
るアナログ電源バッファ結線ａｌ＋アナログ・グランド
・バッファ結線ｂｌ、ディジタル電源バッファ結線ｃ１
＋ディジタル・グランド結線ｄ１およびアナログ電源ブ
ロック結線ａ２＋アナログ・グランド・ブロック結線ｂ
２．ディジタル電源ブロック結線Ｃ２＋ディジタル・グ
ランド・ブロック結線ｄ２とを含む。ここでｅ、ｆはそ
れぞれブロック間の電源線およびグランド線である。
導体集積回路装置の電源配線の布線構造図である。本実
施例によれば、本発明の半導体集積回路装置は、半導体
基板１の上にトランジスタ内部セル列３および抵抗／容
量セル列４等の基本セルを規則的に配置したアナログ機
能ブロックＡおよびディジタル機能ブロックＢと、周辺
部にそれぞれ配置した外部セル２およびアナログ電源バ
ッファ５．アナログ・グランド・バッファ６、ディジタ
ル電源バッファ７、ディジタル・グランドバッファ８と
、アナログおよびディジタル回路の機能ブロックＡ、Ｂ
の周囲を取囲むように形成されたアナログ電源線ａ、ア
ナログ・グランド線す、ディジタル電源線Ｃ，ディジタ
ル・グランド線ｄの回廊パターンと、この回廊パターン
とバッファおよび機能ブロックとの間をそれぞれ接続す
るアナログ電源バッファ結線ａｌ＋アナログ・グランド
・バッファ結線ｂｌ、ディジタル電源バッファ結線ｃ１
＋ディジタル・グランド結線ｄ１およびアナログ電源ブ
ロック結線ａ２＋アナログ・グランド・ブロック結線ｂ
２．ディジタル電源ブロック結線Ｃ２＋ディジタル・グ
ランド・ブロック結線ｄ２とを含む。ここでｅ、ｆはそ
れぞれブロック間の電源線およびグランド線である。
上記実施例から明らかなように、本発明にががる電源配
線はアナログおよびディジタル双方の機能ブロックＡ、
Ｂの周囲を取囲む回廊パターンを基幹とし、この回廊パ
ターンと周辺のバッファおよび機能ブロックＡ、Ｂとの
間にそれぞれ結線パターンを形成するよう布線される。
線はアナログおよびディジタル双方の機能ブロックＡ、
Ｂの周囲を取囲む回廊パターンを基幹とし、この回廊パ
ターンと周辺のバッファおよび機能ブロックＡ、Ｂとの
間にそれぞれ結線パターンを形成するよう布線される。
従って、機能ブロックＡ、Ｂが必要とする電力量に応じ
てそれぞれ適切な配線幅ギ容易に設定することができる
。また、布線構造が幾何学的模様であるのでコンピュー
タによる布線処理を極めて容易に行うことが可能である
。
てそれぞれ適切な配線幅ギ容易に設定することができる
。また、布線構造が幾何学的模様であるのでコンピュー
タによる布線処理を極めて容易に行うことが可能である
。
第２図は本発明の他の実施例を示すマスター・スライス
半導体集積回路装置の電源配線の布線構造図である。本
実施例によれば、回廊パターンが２つある場合が示され
る。この場合には共通する部分を一つに布線してチップ
・サイズの大形化を回避することが可能である。
半導体集積回路装置の電源配線の布線構造図である。本
実施例によれば、回廊パターンが２つある場合が示され
る。この場合には共通する部分を一つに布線してチップ
・サイズの大形化を回避することが可能である。
以上詳細に説明したように、本発明によれば、アナログ
回路用の電源線とグランド線およびディジタル回路用の
電源線とグランド線とをそれぞれ回廊パターンに形成し
て、アナログおよびディジタル双方の機能ブロックを取
巻くように布線するので、機能ブロックのそれぞれが必
要とする電力量に応じ配線寿命を考慮した適切な電源幅
に選定することができる。また、この回廊パターンは簡
単な幾何学的模様であり、周辺部および機能ブロックと
の結線パターンを考慮しても極めて単純な布線構造であ
るので、コンピュータ手法を用いて迅速に配線設計を完
了せしめ得る効果を有する。
回路用の電源線とグランド線およびディジタル回路用の
電源線とグランド線とをそれぞれ回廊パターンに形成し
て、アナログおよびディジタル双方の機能ブロックを取
巻くように布線するので、機能ブロックのそれぞれが必
要とする電力量に応じ配線寿命を考慮した適切な電源幅
に選定することができる。また、この回廊パターンは簡
単な幾何学的模様であり、周辺部および機能ブロックと
の結線パターンを考慮しても極めて単純な布線構造であ
るので、コンピュータ手法を用いて迅速に配線設計を完
了せしめ得る効果を有する。
第１図は本発明の一実施例を示すマスター・スライス半
導体集積回路装置の電源配線の布線構造図、第２図は本
発明の他の実施例を示すマスター・スライス半導体集積
回路装置の電源配線の布線構造図、第３図は従来のマス
ター・スライス半導体集積回路装置の電源線の布線構造
図である。 １・・・半導体基板、２・・・外部セル、３・・・トラ
ンジスタ内部セル列、４・・・抵抗／容量セル列、５・
・・アナログ電源バッファ、６・・・アナログ・グラン
ド・バッファ、７・・・ディジタル電源バッファ、８・
・・ディジタル・グランド・バッファ、ａ・・・アナロ
グ電源線、ｂ・・・アナログ・グランド線、Ｃ・・・デ
ィジタル電源線、ｄ・・・ディジタル・グランド線、Ａ
・・・アナログ機能ブロック、Ｄ・・・ディジタル機能
ブロック、ａ、・・・アナログ電源バッファ結線、ｂｌ
・・・アナログ・グランド・′バッファ結線、Ｃ１・・
・ディジタル電源バッファ結線、ｄｌ・・・ディジタル
・グランド・バッファ結線、Ｃ２・・・アナログ電源ブ
ロック結線、ｂ２・・・アナログ・グランド・ブロック
結線、Ｃ２・・・ディジタル電源ブロック結線、Ｃ２・
・・ディジタル・グランド・ブロック結線、ｅ・・・ブ
ロック間の電源線、ｆ・・・ブロック間のグランド線。
導体集積回路装置の電源配線の布線構造図、第２図は本
発明の他の実施例を示すマスター・スライス半導体集積
回路装置の電源配線の布線構造図、第３図は従来のマス
ター・スライス半導体集積回路装置の電源線の布線構造
図である。 １・・・半導体基板、２・・・外部セル、３・・・トラ
ンジスタ内部セル列、４・・・抵抗／容量セル列、５・
・・アナログ電源バッファ、６・・・アナログ・グラン
ド・バッファ、７・・・ディジタル電源バッファ、８・
・・ディジタル・グランド・バッファ、ａ・・・アナロ
グ電源線、ｂ・・・アナログ・グランド線、Ｃ・・・デ
ィジタル電源線、ｄ・・・ディジタル・グランド線、Ａ
・・・アナログ機能ブロック、Ｄ・・・ディジタル機能
ブロック、ａ、・・・アナログ電源バッファ結線、ｂｌ
・・・アナログ・グランド・′バッファ結線、Ｃ１・・
・ディジタル電源バッファ結線、ｄｌ・・・ディジタル
・グランド・バッファ結線、Ｃ２・・・アナログ電源ブ
ロック結線、ｂ２・・・アナログ・グランド・ブロック
結線、Ｃ２・・・ディジタル電源ブロック結線、Ｃ２・
・・ディジタル・グランド・ブロック結線、ｅ・・・ブ
ロック間の電源線、ｆ・・・ブロック間のグランド線。
Claims (1)
- 半導体基板上に基本セルを規則的に配置してアナログお
よびディジタル双方の機能ブロックを構成し、前記機能
ブロックに信号線および電源線をそれぞれ配線してアナ
ログ回路およびディジタル回路を混載して形成するマス
ター・スライス半導体集積回路装置において、前記アナ
ログ回路およびデジタル回路に対するそれぞれ一対の電
源線およびグランド線が、前記アナログおよびディジタ
ル双方の機能ブロックの周囲を取囲む回廊パターンと前
記回廊パターンと半導体基板周辺部のバッファおよび機
能ブロックのそれぞれとを接続する結線パターンとから
成ることを特徴とするマスター・スライス半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17660188A JPH0226046A (ja) | 1988-07-14 | 1988-07-14 | マスター・スライス半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17660188A JPH0226046A (ja) | 1988-07-14 | 1988-07-14 | マスター・スライス半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226046A true JPH0226046A (ja) | 1990-01-29 |
Family
ID=16016422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17660188A Pending JPH0226046A (ja) | 1988-07-14 | 1988-07-14 | マスター・スライス半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226046A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685030A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 半導体集積回路 |
| JP2013010226A (ja) * | 2011-06-29 | 2013-01-17 | Konica Minolta Ij Technologies Inc | インクジェットヘッドの駆動回路及びインクジェットヘッド |
-
1988
- 1988-07-14 JP JP17660188A patent/JPH0226046A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685030A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 半導体集積回路 |
| JP2013010226A (ja) * | 2011-06-29 | 2013-01-17 | Konica Minolta Ij Technologies Inc | インクジェットヘッドの駆動回路及びインクジェットヘッド |
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