JPS6021543A - マスタスライスｉｃおよびその製造方法 - Google Patents
マスタスライスｉｃおよびその製造方法Info
- Publication number
- JPS6021543A JPS6021543A JP12968483A JP12968483A JPS6021543A JP S6021543 A JPS6021543 A JP S6021543A JP 12968483 A JP12968483 A JP 12968483A JP 12968483 A JP12968483 A JP 12968483A JP S6021543 A JPS6021543 A JP S6021543A
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- Japan
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- wiring
- circuit
- power supply
- wirings
- interface
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はマスクスライスＩＣ（マスクスライス方式半導
体集積回路）とその製造方法にかかり、特にその電源配
線構造と製造法に関する。
体集積回路）とその製造方法にかかり、特にその電源配
線構造と製造法に関する。
（ｂ） 従来技□術と問題点
半導体集積ｕｖ＠装置（’ＩＣ）は高度に集積化されて
きており、かような高東積化に伴う多品種少量生産の生
産性低下を補なうための合理化対策として、マスクスラ
イス方式の製造法が使用されている。マスクスライス方
式の製造法とは、ＩＣチップに一定の素子を形成してお
き、デツプ面の配線パターンを交換して、所望する回路
に応じた配線を形成する方法である。
きており、かような高東積化に伴う多品種少量生産の生
産性低下を補なうための合理化対策として、マスクスラ
イス方式の製造法が使用されている。マスクスライス方
式の製造法とは、ＩＣチップに一定の素子を形成してお
き、デツプ面の配線パターンを交換して、所望する回路
に応じた配線を形成する方法である。
一方、このようなＩＣの配線は大別して電源配線と信号
配線に分けられるが、チップ面上で効率良く配線にする
ために、チップ面の配線は所要の供給素子近くで基幹配
線から分岐配線に分岐する配線構造が採られている。し
かし、かような配線構造は消費電力の少ない信号配線で
は問題はないが、大きな電力を消費する電源配線では供
給素子の数に関連して電流電圧が変動し、これが非常に
悪影響を及ぼす場合がある。
配線に分けられるが、チップ面上で効率良く配線にする
ために、チップ面の配線は所要の供給素子近くで基幹配
線から分岐配線に分岐する配線構造が採られている。し
かし、かような配線構造は消費電力の少ない信号配線で
は問題はないが、大きな電力を消費する電源配線では供
給素子の数に関連して電流電圧が変動し、これが非常に
悪影響を及ぼす場合がある。
例えば、第１図に示すようなＥ ＣＬ回路では基本的に
トランジスタＴ、、’ｒ２とＴ８とからなる電流スイッ
チ回路と、トランジスタＴ４とＴ５とで構成されるエミ
ッタホロワとを含んだゲート回路Ｇと、そのレファレン
ス回路Ｒとから構成されている。（ＲとＧはいずれも点
線で囲んで示している。）その内、ゲート回路Ｇでトラ
ンジスタＴ４ ＋ Ｔ５のコレクタ電位が少し位電圧降
下が住しても回路動作に問題は起こらないが、レファレ
ンス回路Ｒとゲート回路のカレントスイッチ部分Ｃで電
圧降下が起こると回路動作に大きな制約が生じる。即ち
、電源用配線ＶＡ、の電圧降下は回路動作に影響はない
が、配線ＶＡ２と配線ＶＢとで電圧降下が起こると動作
振幅が縮まり、雑音余裕がなくなる等の回路動作制約が
大きく現れることになる。かような問題は、ゲート回路
が内部ゲートの場合は電流量が少なく余り問題ではない
が、外部ゲートの場合にばその電圧降下が特に著しい。
トランジスタＴ、、’ｒ２とＴ８とからなる電流スイッ
チ回路と、トランジスタＴ４とＴ５とで構成されるエミ
ッタホロワとを含んだゲート回路Ｇと、そのレファレン
ス回路Ｒとから構成されている。（ＲとＧはいずれも点
線で囲んで示している。）その内、ゲート回路Ｇでトラ
ンジスタＴ４ ＋ Ｔ５のコレクタ電位が少し位電圧降
下が住しても回路動作に問題は起こらないが、レファレ
ンス回路Ｒとゲート回路のカレントスイッチ部分Ｃで電
圧降下が起こると回路動作に大きな制約が生じる。即ち
、電源用配線ＶＡ、の電圧降下は回路動作に影響はない
が、配線ＶＡ２と配線ＶＢとで電圧降下が起こると動作
振幅が縮まり、雑音余裕がなくなる等の回路動作制約が
大きく現れることになる。かような問題は、ゲート回路
が内部ゲートの場合は電流量が少なく余り問題ではない
が、外部ゲートの場合にばその電圧降下が特に著しい。
更に、第１図は１つのゲート回路とレファレンス回路と
を例示しているが、レファレンス回路Ｒは複数のゲート
回路を取り出すことができるために複数のゲート回路と
接続する場合が多く、更に動作制約は大きくなる。
を例示しているが、レファレンス回路Ｒは複数のゲート
回路を取り出すことができるために複数のゲート回路と
接続する場合が多く、更に動作制約は大きくなる。
第２図に＝Ｌ記説明したＥ ＣＬ回路で構成したＩＣチ
ップ全体の平面図を例示しており、Ｘ方向の電源配線Ｖ
ＡとＹ方Ｈの電源配線ＶＢとが図示されている。ここに
、配線ＶＡとは配線ＶＡ、と配線ｖＡ２とを１つにまと
めた配線であり、また本例は周囲の基幹配線の下層に外
部ゲートが１８ゲート設けられ、中央のマトリックス状
配線の下に７２ケの内部ゲートが設りられたものである
。
ップ全体の平面図を例示しており、Ｘ方向の電源配線Ｖ
ＡとＹ方Ｈの電源配線ＶＢとが図示されている。ここに
、配線ＶＡとは配線ＶＡ、と配線ｖＡ２とを１つにまと
めた配線であり、また本例は周囲の基幹配線の下層に外
部ゲートが１８ゲート設けられ、中央のマトリックス状
配線の下に７２ケの内部ゲートが設りられたものである
。
なお、図において基幹配線下層の点線で囲む部分がイン
タフェース用セルであり、内部ゲートが基本セルアレイ
に相当する部分と考えてよい。
タフェース用セルであり、内部ゲートが基本セルアレイ
に相当する部分と考えてよい。
今、４つの外部ゲート回路に対して１つのレファレンス
回路を有するＥＣＬゲートアレイでによって電流量を計
算すると、ゲート回路Ｇのエミッタホロワ部分の電流が
３０ｍＡ／ゲート×４ゲートー１２０ｍＡとなるのに対
して、レファレンス回路Ｒの電流が２ｍＡ＋ ゲート回
路Ｇのカレントスイッチ部分Ｃの電流が４ｎＡ／ゲート
×４ゲート−１６ｍ＾となって、合計で僅かに１８ｍＡ
である。従って、電流量はゲート回路のエミッタホロワ
部分の電流が約７倍となり、ゲート回路の数によってそ
の倍率が大きく変わる。なお、この回路の電源電圧は５
．２ｖである。
回路を有するＥＣＬゲートアレイでによって電流量を計
算すると、ゲート回路Ｇのエミッタホロワ部分の電流が
３０ｍＡ／ゲート×４ゲートー１２０ｍＡとなるのに対
して、レファレンス回路Ｒの電流が２ｍＡ＋ ゲート回
路Ｇのカレントスイッチ部分Ｃの電流が４ｎＡ／ゲート
×４ゲート−１６ｍ＾となって、合計で僅かに１８ｍＡ
である。従って、電流量はゲート回路のエミッタホロワ
部分の電流が約７倍となり、ゲート回路の数によってそ
の倍率が大きく変わる。なお、この回路の電源電圧は５
．２ｖである。
ところで、第２図に示すようにＩＣの電源用配線は、従
来は基幹配、線から分岐するだけであるから、従来のマ
スクスライス方式で製造すればゲート回路Ｇの多少によ
ってレファレンス回路Ｒとゲート回路Ｇのカレントスイ
ッチ部分とに流れる電流が変化する。第３図は第２図の
部分平面図を拡大図示したもので、１は電源用基幹配線
、２は電源用ポンディングパッド、３は信号用ポンディ
ングパッドで、４は内部ゲートを設けた領域である。
来は基幹配、線から分岐するだけであるから、従来のマ
スクスライス方式で製造すればゲート回路Ｇの多少によ
ってレファレンス回路Ｒとゲート回路Ｇのカレントスイ
ッチ部分とに流れる電流が変化する。第３図は第２図の
部分平面図を拡大図示したもので、１は電源用基幹配線
、２は電源用ポンディングパッド、３は信号用ポンディ
ングパッドで、４は内部ゲートを設けた領域である。
＋０１ 発明の目的
本発明の目的は、上記に説明したような悪影響を除去し
て、高品質が維持されるマスクスライスＩＣの配線構造
およびその製造法を提案するものである。
て、高品質が維持されるマスクスライスＩＣの配線構造
およびその製造法を提案するものである。
（ｄｌ 発明の構成
その目的は、？Ｍ数の基本セルよりなる基本セルアレイ
と、該基本セルアレイの周囲に配置され外部回路とのイ
ンタフェースをおこなうインタフェース用セルと、該基
本セルアレイの周囲に配置され該インタフェース用セル
および基本セルへ動作電圧を供給する電源線を具備し、
該インタフェース用セルの使用数量に対応して電源配線
の長手方向にスリットが形成されているマスクスライス
ＩＣによって達成され、その−実施法とし°ζ複数の基
本セルよりなる基本セルアレイと、外部回路との゛イン
タフェースをおこなうインタフェース用セルとから構成
されるマスクスライスＩＣにおいて、上記インタフェー
ス用セルの使用数に応じたスリットを有する電源配線を
該基本セルアレイの周囲に形成する工程が含まれるマス
クスライスＩＣの製造方法によって達成することができ
る。
と、該基本セルアレイの周囲に配置され外部回路とのイ
ンタフェースをおこなうインタフェース用セルと、該基
本セルアレイの周囲に配置され該インタフェース用セル
および基本セルへ動作電圧を供給する電源線を具備し、
該インタフェース用セルの使用数量に対応して電源配線
の長手方向にスリットが形成されているマスクスライス
ＩＣによって達成され、その−実施法とし°ζ複数の基
本セルよりなる基本セルアレイと、外部回路との゛イン
タフェースをおこなうインタフェース用セルとから構成
されるマスクスライスＩＣにおいて、上記インタフェー
ス用セルの使用数に応じたスリットを有する電源配線を
該基本セルアレイの周囲に形成する工程が含まれるマス
クスライスＩＣの製造方法によって達成することができ
る。
（８）発明の実施例
以下１本発明を第４図ないし第８図に示す実施例によっ
て詳細に説明する。本実施例は第２図。
て詳細に説明する。本実施例は第２図。
第３図に説明した従来例に、本発明を適用したものであ
る。まず、第４図は電源用ボンデングパッド２から電源
用の基幹配線を分岐して、カレントスイッチ部分を除く
ゲート回路（以下、これをエミッタホロワ部分と呼ぶ）
用の配線１１とカレントスイッチ部分およびレファレン
ス回路用の配線１２に分離した例で、第３図と同様にＩ
ＣチップのｆＪＩＩ分平面図を示しており、２０がスリ
ットである。
る。まず、第４図は電源用ボンデングパッド２から電源
用の基幹配線を分岐して、カレントスイッチ部分を除く
ゲート回路（以下、これをエミッタホロワ部分と呼ぶ）
用の配線１１とカレントスイッチ部分およびレファレン
ス回路用の配線１２に分離した例で、第３図と同様にＩ
ＣチップのｆＪＩＩ分平面図を示しており、２０がスリ
ットである。
また、第５図は電源用ボンデングパッド２部分から少し
離れて電源用の基幹配線を分岐して、エミッタホロワ部
分用の配線１３とカレントスイッチ部分およびレファレ
ンス回路用の配線１４とに分離した例である。
離れて電源用の基幹配線を分岐して、エミッタホロワ部
分用の配線１３とカレントスイッチ部分およびレファレ
ンス回路用の配線１４とに分離した例である。
次に、第６図はエミッタホロワ部分用の配線１５とカレ
ントスイッチ部分およびレファレンス回路用の配線１６
とが、接続窓１７を通して接続された実施例で、第７図
は第６図のＡＡ断面図を示し、１８は半導体基板、１９
は絶縁膜である。
ントスイッチ部分およびレファレンス回路用の配線１６
とが、接続窓１７を通して接続された実施例で、第７図
は第６図のＡＡ断面図を示し、１８は半導体基板、１９
は絶縁膜である。
このような本発明にかかるスリ・ノ］・２０を第２図に
示すマスクスライスＩＣに設けた全体図を第８図に示し
ており、電源用基幹配線ＶＡをスリ・ノド線２０によっ
て配線ＶＡ、と配線ＶＡ２とに分岐する。かくすれば、
電圧降下が少なくなって回路動作の制約が緩和される。
示すマスクスライスＩＣに設けた全体図を第８図に示し
ており、電源用基幹配線ＶＡをスリ・ノド線２０によっ
て配線ＶＡ、と配線ＶＡ２とに分岐する。かくすれば、
電圧降下が少なくなって回路動作の制約が緩和される。
ところで、スリット２０は、マスクスライス方式の製造
法では上記したように配線パターンを交換してパターン
ニングするため、その際同時にマスクパターンに形成し
てお４Ｊば所望回路（ゲート数をｌｊ！！ｄ、た回路）
に応した電源用配線パターンを自由に形成することがで
きる。しかし、配線を７ｉターンニングした後、最近開
発されたレーザトリミングによってスリントラインを形
成し、分岐することも可能である。
法では上記したように配線パターンを交換してパターン
ニングするため、その際同時にマスクパターンに形成し
てお４Ｊば所望回路（ゲート数をｌｊ！！ｄ、た回路）
に応した電源用配線パターンを自由に形成することがで
きる。しかし、配線を７ｉターンニングした後、最近開
発されたレーザトリミングによってスリントラインを形
成し、分岐することも可能である。
本発明を実施した結果によれば、内部ゲート数２００ゲ
ート、列部ゲート数１０ゲートのＥＣＩ、ゲートアレイ
を構成したマスクスライスＩＣにおいて、従来の電圧降
下は５５１Ｉｌｖであったのに対して、本発明ではレフ
ァレンス回路部分の電圧降下刃用５１Ｉｌｖになった。
ート、列部ゲート数１０ゲートのＥＣＩ、ゲートアレイ
を構成したマスクスライスＩＣにおいて、従来の電圧降
下は５５１Ｉｌｖであったのに対して、本発明ではレフ
ァレンス回路部分の電圧降下刃用５１Ｉｌｖになった。
また、内部ゲート数５０ゲート外部ゲート数５０ゲート
のＥＣＬゲートアレイを構成した例では、従来のレファ
レンス回路部分の電圧降下が９５ｍＶであったのに対し
て、本発明では電圧降下は２０ｍＶとなって、顕著な効
果を示した。
のＥＣＬゲートアレイを構成した例では、従来のレファ
レンス回路部分の電圧降下が９５ｍＶであったのに対し
て、本発明では電圧降下は２０ｍＶとなって、顕著な効
果を示した。
ｉｆ） 発明の効果
以上の説明から明らかなように、本発明によれば基幹配
線をボンデングバンド部分から分岐する配線構造にする
ため、回路構成により信号振幅が変化する等の問題がな
くなって、電子回路の高品質化に極めて役立つものであ
る。
線をボンデングバンド部分から分岐する配線構造にする
ため、回路構成により信号振幅が変化する等の問題がな
くなって、電子回路の高品質化に極めて役立つものであ
る。
尚、本発明はＥＣＬゲートアレイ回路だけでなく、その
他のマスクスライス方式で作成される総ての回路に適用
できることは云うまでもない。
他のマスクスライス方式で作成される総ての回路に適用
できることは云うまでもない。
第１図はＥＣＬ回路図、第２図は従来のＩＣチップの平
面図、第３図は従来のＩＣチップの部分平面図、第４図
ないし第６図は本発明にかかるＩＣチップの部分平面図
、第７図は第６図の断面図、第８図は本発明にかかるＩ
Ｃチップの平面図である。 図中、Ｇはゲート回路、Ｒはレファレンス回路。 Ｃはゲート回路の力１／ントス・インチ部分、ＶＡ。 ＶＢ、並びに１は電源用主基幹配線、２は電源用ボンデ
ングパッド、３は信号用ボンデングパッド。 １１．１３．１５はカレントスイッチ部分を除くゲート
回路（エミッタホロワ部分）用の配線。 １２．１４．１６はカレントスイッチ部分およびレファ
レンス回路用の配線、１７は接続窓、２０はスリットを
示している。
面図、第３図は従来のＩＣチップの部分平面図、第４図
ないし第６図は本発明にかかるＩＣチップの部分平面図
、第７図は第６図の断面図、第８図は本発明にかかるＩ
Ｃチップの平面図である。 図中、Ｇはゲート回路、Ｒはレファレンス回路。 Ｃはゲート回路の力１／ントス・インチ部分、ＶＡ。 ＶＢ、並びに１は電源用主基幹配線、２は電源用ボンデ
ングパッド、３は信号用ボンデングパッド。 １１．１３．１５はカレントスイッチ部分を除くゲート
回路（エミッタホロワ部分）用の配線。 １２．１４．１６はカレントスイッチ部分およびレファ
レンス回路用の配線、１７は接続窓、２０はスリットを
示している。
Claims (2)
- （１）、複数の基本セルよりなる基本セルアレイと、該
基本セルアレイの周囲に配置され外部回路とのインタフ
ェースをおこなうインタフェース用セルと、該基本セル
アレイの周囲に配置され該インタフェース用セルおよび
基本セルへ動作電圧を供給する電源線を具備し、該イン
タフェース用セルの使用数量に対応して電源配線の長手
方向にスリットが形成されていることを特徴とするマス
クスライスＩＣ０ - （２）、複数の基本セルよりなる基本セルアレイと、外
部回路とのインタフェースをおこなうインタフェース用
セルとから構成されるマスクスライスＩＣにおいて、上
記インタフェース用セルの使用数に応じたスリットを有
する電源配線を該基本セルアレイの周囲に形成する工程
が含まれてなることを特徴とするマスクスライスＩＣの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12968483A JPS6021543A (ja) | 1983-07-15 | 1983-07-15 | マスタスライスｉｃおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12968483A JPS6021543A (ja) | 1983-07-15 | 1983-07-15 | マスタスライスｉｃおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021543A true JPS6021543A (ja) | 1985-02-02 |
Family
ID=15015617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12968483A Pending JPS6021543A (ja) | 1983-07-15 | 1983-07-15 | マスタスライスｉｃおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265565A (en) * | 1990-08-03 | 1993-11-30 | Bando Kiko Co., Ltd. | Reciprocating engine |
| US5729048A (en) * | 1993-09-17 | 1998-03-17 | Fujitsu Limited | Cmos ic device suppressing spike noise |
-
1983
- 1983-07-15 JP JP12968483A patent/JPS6021543A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265565A (en) * | 1990-08-03 | 1993-11-30 | Bando Kiko Co., Ltd. | Reciprocating engine |
| US5729048A (en) * | 1993-09-17 | 1998-03-17 | Fujitsu Limited | Cmos ic device suppressing spike noise |
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