JPS6052040A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6052040A JPS6052040A JP15968783A JP15968783A JPS6052040A JP S6052040 A JPS6052040 A JP S6052040A JP 15968783 A JP15968783 A JP 15968783A JP 15968783 A JP15968783 A JP 15968783A JP S6052040 A JPS6052040 A JP S6052040A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cells
- spare
- cell
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に関し、特に大規模な半導体
集積回路に関する。
集積回路に関する。
半導体集積回路の構成概要を第１図と第２図に示す。第
１図はチップ構成、第２図はブロック構成の概念図であ
る。第１図に示されるように、半導体チップ１には、矩
形状のブロック２が任意の位置に配列されている。ブロ
ック２は第２図に示されるように、さらに小さな構成要
素である回路素子（以下、セルと称する）８を複数個、
配列して成る鴫のである。各セル８はトランジスタ、抵
抗等の基本回路素子ト、電源グランド用の配線パターン
より構成される。
１図はチップ構成、第２図はブロック構成の概念図であ
る。第１図に示されるように、半導体チップ１には、矩
形状のブロック２が任意の位置に配列されている。ブロ
ック２は第２図に示されるように、さらに小さな構成要
素である回路素子（以下、セルと称する）８を複数個、
配列して成る鴫のである。各セル８はトランジスタ、抵
抗等の基本回路素子ト、電源グランド用の配線パターン
より構成される。
半導体集積回路の製造工程は、拡散工程と配線工程に大
別できる。拡散工程では、所望の論理回路を構成する丸
めに、標準的なセルを組み合せ論理規模に応じて複数列
配列し、ウェハの拡散を行う。次に配線工程で、セル間
の相互配線用マスクを作成し、拡散工程を終了した半導
体チップ上に配線パターンを形成する。
別できる。拡散工程では、所望の論理回路を構成する丸
めに、標準的なセルを組み合せ論理規模に応じて複数列
配列し、ウェハの拡散を行う。次に配線工程で、セル間
の相互配線用マスクを作成し、拡散工程を終了した半導
体チップ上に配線パターンを形成する。
さて、半導体集積回路の設計方式には、拡散層は同一で
配線層のみ品種毎に異なるマスタスライス（セミカスタ
ム）方式と、配線層と拡散層の両方とも品種毎に異なる
非マスタスライス（フルカスタム）方式がある。従来、
非マスタスライス方式の半導体集積回路においては、論
理不良や論理変更等により回路変更が発生した場合、配
線層の変更だけでは対応できず、拡散層も変更する必要
があったため、半導体集積回路の再製に長時間を要する
という問題があった。この問題について、第８図と第４
図により具体的に説明する。
配線層のみ品種毎に異なるマスタスライス（セミカスタ
ム）方式と、配線層と拡散層の両方とも品種毎に異なる
非マスタスライス（フルカスタム）方式がある。従来、
非マスタスライス方式の半導体集積回路においては、論
理不良や論理変更等により回路変更が発生した場合、配
線層の変更だけでは対応できず、拡散層も変更する必要
があったため、半導体集積回路の再製に長時間を要する
という問題があった。この問題について、第８図と第４
図により具体的に説明する。
第８図は半導体集積回路の論理の一部を示しており、４
，５，６．７はセル（２人力ＮＡＮＤゲ−））、９は外
部のエツジ端子である。第４図は、従来の半導体集積回
路における第８図の論理部分の構成全示しており、第８
図と対応する部分には同一符号を付しである。
，５，６．７はセル（２人力ＮＡＮＤゲ−））、９は外
部のエツジ端子である。第４図は、従来の半導体集積回
路における第８図の論理部分の構成全示しており、第８
図と対応する部分には同一符号を付しである。
第４図において、２４は拡散層上のセル端子、２５（実
線ンは拡散ＩｔＩ上の配線パターン、２６は拡散層と配
線層を接続するスルーホール、２７（破線）は配線層の
配線パターンである。エツジ端子９は配線ノー上にある
。図示のように、セル５゜７間、セル６．７間の配線は
拡散層の配線パターン２５、スルーホール２６、配線層
の配線パターン２７によって行われるが、セル４，５間
は拡散１ｍの配線パターン２５のみによって接続されて
いる。
線ンは拡散ＩｔＩ上の配線パターン、２６は拡散層と配
線層を接続するスルーホール、２７（破線）は配線層の
配線パターンである。エツジ端子９は配線ノー上にある
。図示のように、セル５゜７間、セル６．７間の配線は
拡散層の配線パターン２５、スルーホール２６、配線層
の配線パターン２７によって行われるが、セル４，５間
は拡散１ｍの配線パターン２５のみによって接続されて
いる。
このような半導体集積回路の構成では、拡散層を固定と
し配線層の変更のみで回路変更を行おうとした場合、次
のような問題があり、実施は困難である。
し配線層の変更のみで回路変更を行おうとした場合、次
のような問題があり、実施は困難である。
＜１７セル４．５のように拡散層の配線パターン２５の
みにより配線されているセルの配線変更が不可能である
。
みにより配線されているセルの配線変更が不可能である
。
（２）予備のセルがないだめ、ゲートを追加できない。
（３）予備の配線領域（配線チャネル）が設けられてい
ないため、回路変更用の配線を通せない。
ないため、回路変更用の配線を通せない。
本発明の目的は、配線層の変更のみで回路変更に対応で
きるようにした半導体集積回路を提供することにある。
きるようにした半導体集積回路を提供することにある。
本発明は、予備の配線チャネルを設け、かつ、すべての
セル間の配線を少なくとも一部は必ず配線層を経由させ
ることにより、配線１−上だけで、配線パターンのａ）
ｆｌＪｆＮ追加によりゲートの削除、セル間の配線変
更をｑ能にすることを特徴とするものである。
セル間の配線を少なくとも一部は必ず配線層を経由させ
ることにより、配線１−上だけで、配線パターンのａ）
ｆｌＪｆＮ追加によりゲートの削除、セル間の配線変
更をｑ能にすることを特徴とするものである。
以下、第５図から第７図を６照して、本発明の一実施例
を詳細に説明する。
を詳細に説明する。
第５図は本発明による半導体集積回路の一部の構成を示
している。この部分の論理は第８図に示されている通り
である。また、ｇ４図と同等部分には同符号ケ付しであ
る。
している。この部分の論理は第８図に示されている通り
である。また、ｇ４図と同等部分には同符号ケ付しであ
る。
この実施例においては、セル４〜７とは別に予備のセル
８（２人力ＮＯＲゲート）が設けられている。セル４〜
７の端子ｚ４はすべて、セル近傍で拡散層の配線パター
ン２５（実線）配線とスルーホールを介し、配線層の配
線パターン２７（破線）に一旦引き出されている。また
、予備セル８の端子ｚ４も、拡散層の配線バター／とス
ルーホール２６を介し配線層に引き出されている。つま
り、全セルの相互間の配線は、少なくとも一部が配線層
全経由するようになっている。なお、セル端子２４を配
線層に引き出すための拡散ｊ−の配線、パターン（２５
，、２５２等）は、回路変更によってアンテナパターン
になる恐れがあるので、電気的特性上、問題を生じない
ような長さにする。１８は予備のエツジ端子である。
８（２人力ＮＯＲゲート）が設けられている。セル４〜
７の端子ｚ４はすべて、セル近傍で拡散層の配線パター
ン２５（実線）配線とスルーホールを介し、配線層の配
線パターン２７（破線）に一旦引き出されている。また
、予備セル８の端子ｚ４も、拡散層の配線バター／とス
ルーホール２６を介し配線層に引き出されている。つま
り、全セルの相互間の配線は、少なくとも一部が配線層
全経由するようになっている。なお、セル端子２４を配
線層に引き出すための拡散ｊ−の配線、パターン（２５
，、２５２等）は、回路変更によってアンテナパターン
になる恐れがあるので、電気的特性上、問題を生じない
ような長さにする。１８は予備のエツジ端子である。
また、回路変更時の配線パターンの追加を可能とするた
めに、予備の配線チャネル１２が配線層に設けられてい
る。この予備配線チャネル１２は各セル間に、セル配列
方向、および、それと直交する方向に適切な本数だけ設
けられる。
めに、予備の配線チャネル１２が配線層に設けられてい
る。この予備配線チャネル１２は各セル間に、セル配列
方向、および、それと直交する方向に適切な本数だけ設
けられる。
予備のセルと配線チャネルの追加は、チップサイズを増
大さする要因となるから、それらの個数と本数は予想さ
れる回路変更★と変更のし易さを勘案して決定すべきで
ある。
大さする要因となるから、それらの個数と本数は予想さ
れる回路変更★と変更のし易さを勘案して決定すべきで
ある。
本裏施例の半導体集積回路は、配線ノーの変更のみで、
たとえば第６図に示す論理にｄ易に回路変更できる。そ
のように１回路変更し７＋、場合の半導体集積回路の構
成全第７図に示す。
たとえば第６図に示す論理にｄ易に回路変更できる。そ
のように１回路変更し７＋、場合の半導体集積回路の構
成全第７図に示す。
即ち、セル６の全端子に接続していた配線層の配線パタ
ーンの削除により、セル６は論理から除外される。セル
４．５間の配線のだめの配線層上の配線パターンが削除
され、セル４．５間が切り離される。セル４の出力端子
と予備セル８の一方の入力端子上が、セル列方回とそれ
に直交した方向の予備配線チャネルに退〃口した配線パ
ターン８０゜８１．８２により接続される。予備セル８
の他方の入力端子と予備のエツジ端子１８が、セル列と
直交方向の予備配線チャネルに追加した配線パターン８
８により接続される。セル５のセル４の出力端子と接続
されていた入力端子は、予備配線チャネルＫ ｉＪＭ加
した自己線パターン８４．＋３５．８６により予備セル
８の出力端子と接続される。排除セル６の出力端子と接
続されていたセルフの入力端子は、予備配線チャネルに
追加した配線パターン８７によって＋５ｖの給電パター
ン（図示されていない）と接続される。
ーンの削除により、セル６は論理から除外される。セル
４．５間の配線のだめの配線層上の配線パターンが削除
され、セル４．５間が切り離される。セル４の出力端子
と予備セル８の一方の入力端子上が、セル列方回とそれ
に直交した方向の予備配線チャネルに退〃口した配線パ
ターン８０゜８１．８２により接続される。予備セル８
の他方の入力端子と予備のエツジ端子１８が、セル列と
直交方向の予備配線チャネルに追加した配線パターン８
８により接続される。セル５のセル４の出力端子と接続
されていた入力端子は、予備配線チャネルＫ ｉＪＭ加
した自己線パターン８４．＋３５．８６により予備セル
８の出力端子と接続される。排除セル６の出力端子と接
続されていたセルフの入力端子は、予備配線チャネルに
追加した配線パターン８７によって＋５ｖの給電パター
ン（図示されていない）と接続される。
このような自己線１−だけの変更により、第８図の論理
から第６図の論理に回路変更することができる。
から第６図の論理に回路変更することができる。
以上、要に自制によって説明し比ように、本発明によれ
ば、配線１−の変更のみで回路変更にｄ易に対応できる
半導体集積回路ケ実現できるという効果を得られる。
ば、配線１−の変更のみで回路変更にｄ易に対応できる
半導体集積回路ケ実現できるという効果を得られる。
第１図は半導体集積回路のチップ構成の概要を示す概念
図、第２図はブロックの構成を示す概念図、第３図およ
び第４図はそれぞれ従来の半導体集積回路の一部の論理
構成を示す回路図およびセル配置と配線を示す概念図、
第５図は本発明による半導体集積回路の一部のセル配置
や配線を示す概念図、第６図および第７図はそれぞれ第
５図の半導体集積回路の回路変更後の論理を示す回路図
およびセル配置や配線を示す概念図である。 ４〜７・・・セル、８・・・予備のセル、９・・・エツ
ジ端子、■２・・・予備の配線チャイ、ル、１８・・・
予備のエツジ端子、２４・・・セル端子、２５・・・拡
牧層の配線パターン、２６・・・スルーホール、２７・
・・配Ｈノｍ （Ｄ配線パターン、８０〜８７・・・予
備配線チャネルによる追加配ひパターン。 第１図 第２図 第３図 す 第４図 第３図 第６図 ら 第７図
図、第２図はブロックの構成を示す概念図、第３図およ
び第４図はそれぞれ従来の半導体集積回路の一部の論理
構成を示す回路図およびセル配置と配線を示す概念図、
第５図は本発明による半導体集積回路の一部のセル配置
や配線を示す概念図、第６図および第７図はそれぞれ第
５図の半導体集積回路の回路変更後の論理を示す回路図
およびセル配置や配線を示す概念図である。 ４〜７・・・セル、８・・・予備のセル、９・・・エツ
ジ端子、■２・・・予備の配線チャイ、ル、１８・・・
予備のエツジ端子、２４・・・セル端子、２５・・・拡
牧層の配線パターン、２６・・・スルーホール、２７・
・・配Ｈノｍ （Ｄ配線パターン、８０〜８７・・・予
備配線チャネルによる追加配ひパターン。 第１図 第２図 第３図 す 第４図 第３図 第６図 ら 第７図
Claims (1)
- （１）予備の配線チャネルを設けると共に、すべてのセ
ル間の配線の少なくとも一部は配線層を経由させたこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15968783A JPS6052040A (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15968783A JPS6052040A (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6052040A true JPS6052040A (ja) | 1985-03-23 |
Family
ID=15699120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15968783A Pending JPS6052040A (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052040A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189740A (ja) * | 1986-02-14 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線形成方法 |
| JPS6378550A (ja) * | 1986-09-22 | 1988-04-08 | Fujitsu Ltd | 半導体集積回路 |
| JPH02249798A (ja) * | 1988-11-30 | 1990-10-05 | Safeway Prod Inc | 電熱式解氷装置 |
| EP1026736A1 (en) * | 1997-03-11 | 2000-08-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device with its layout designed by the cell base method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
-
1983
- 1983-08-31 JP JP15968783A patent/JPS6052040A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189740A (ja) * | 1986-02-14 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線形成方法 |
| JPS6378550A (ja) * | 1986-09-22 | 1988-04-08 | Fujitsu Ltd | 半導体集積回路 |
| JPH02249798A (ja) * | 1988-11-30 | 1990-10-05 | Safeway Prod Inc | 電熱式解氷装置 |
| EP1026736A1 (en) * | 1997-03-11 | 2000-08-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device with its layout designed by the cell base method |
| EP1026736A4 (en) * | 1997-03-11 | 2002-03-20 | Mitsubishi Electric Corp | INTEGRATED SEMICONDUCTOR CIRCUIT WITH LOCATION AT THE CELL LEVEL |
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