JP2617920B2 - スタンダードセルのレイアウト方法 - Google Patents
スタンダードセルのレイアウト方法Info
- Publication number
- JP2617920B2 JP2617920B2 JP61198699A JP19869986A JP2617920B2 JP 2617920 B2 JP2617920 B2 JP 2617920B2 JP 61198699 A JP61198699 A JP 61198699A JP 19869986 A JP19869986 A JP 19869986A JP 2617920 B2 JP2617920 B2 JP 2617920B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- channel
- basic
- standard cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 予め用意した幾種類かの単体トランジスタをレイアウ
トの基本単位とする、スタンダードセルのレイアウト方
法。
トの基本単位とする、スタンダードセルのレイアウト方
法。
本発明は、設計基準が変ったときそれに迅速に対応で
きるスタンダードセルのレイアウト方法に関する。
きるスタンダードセルのレイアウト方法に関する。
従来、LSIのレイアウト手法の一つとして、インバー
タ，アンド，オア，セレクター，アダー，ラッチ，フリ
ップフロップ等の、くりかえし利用する論理をスタンダ
ードセルとしてあらかじめ用意しておく方式がある。本
方式に利用するスタンダードセルは、同一論理でも、テ
クノロジーが異なると、セル寸法、セル内パターン形状
が異なるため、テクノロジー毎に再レイアウトしてい
る。そのため、スタンダードセルの開発が多大な期間を
必要としている。
タ，アンド，オア，セレクター，アダー，ラッチ，フリ
ップフロップ等の、くりかえし利用する論理をスタンダ
ードセルとしてあらかじめ用意しておく方式がある。本
方式に利用するスタンダードセルは、同一論理でも、テ
クノロジーが異なると、セル寸法、セル内パターン形状
が異なるため、テクノロジー毎に再レイアウトしてい
る。そのため、スタンダードセルの開発が多大な期間を
必要としている。
従来、スタンダードセルのレイアウトは、セル毎に、
設計基準を満足し、セル寸法、入出力端子位置などが最
適になるように行なっている。しかしながらこの従来の
方法では、例えば配線最小幅に更に細いものを用いる等
の新ウエハープロセスの採用で設計基準の大幅変更があ
るとき、トランジスタのパターンから設計し直さねばな
らないので時間がかゝり、早急な対応が難しい。一度に
多くのスタンダードセルを作成する必要が生じた場合も
同様である。
設計基準を満足し、セル寸法、入出力端子位置などが最
適になるように行なっている。しかしながらこの従来の
方法では、例えば配線最小幅に更に細いものを用いる等
の新ウエハープロセスの採用で設計基準の大幅変更があ
るとき、トランジスタのパターンから設計し直さねばな
らないので時間がかゝり、早急な対応が難しい。一度に
多くのスタンダードセルを作成する必要が生じた場合も
同様である。
本発明は論理回路の構成の基本素子であるトランジス
タを、ｐチャネル、ｎチャネル、電極配線の型・サイズ
などに従って幾種類かの基本トランジスタにしてこれら
を予め用意し、レイアウトの基本単位とすることによ
り、スタンダードセルレイアウトの所要時間の短縮化を
図ろうとするものである。
タを、ｐチャネル、ｎチャネル、電極配線の型・サイズ
などに従って幾種類かの基本トランジスタにしてこれら
を予め用意し、レイアウトの基本単位とすることによ
り、スタンダードセルレイアウトの所要時間の短縮化を
図ろうとするものである。
本発明は、トランジスタの種類及び形状ごとに異なる
名前を対応付けた複数のトランジスタパターンと、前記
複数のトランジスタパターン相互間に必要な間隔のデー
タとを予め登録しておき、前記トランジスタパターンの
名前を複数羅列して指定することにより、該複数の名前
にそれぞれ対応したトランジスタパターンを上記間隔の
データが示す間隔でもって自動配置するようにしたもの
である。
名前を対応付けた複数のトランジスタパターンと、前記
複数のトランジスタパターン相互間に必要な間隔のデー
タとを予め登録しておき、前記トランジスタパターンの
名前を複数羅列して指定することにより、該複数の名前
にそれぞれ対応したトランジスタパターンを上記間隔の
データが示す間隔でもって自動配置するようにしたもの
である。
第１図（ａ）に示すように３文字の両端はMOSトラン
ジスタの端（ソース、ドレイン）の形状を表わす記号
で、コンタクトホール無しＡ、同有りＢ、電源Ｃのいず
れかである。中央の文字はMOSトランジスタの種類を表
わす記号で、標準チャネル幅及びチャネル長のＰチャネ
ルトランジスタＰ、同ＮチャネルトランジスタＮ、ラッ
チ形成用のＰチャネルトランジスタＧまたはＳ、同Ｎチ
ャネルトランジスタＨまたはＴ、及びその他（必要に応
じて作成）の７種類ある。基本トランジスタの各種を第
２図および第３図に示す。
ジスタの端（ソース、ドレイン）の形状を表わす記号
で、コンタクトホール無しＡ、同有りＢ、電源Ｃのいず
れかである。中央の文字はMOSトランジスタの種類を表
わす記号で、標準チャネル幅及びチャネル長のＰチャネ
ルトランジスタＰ、同ＮチャネルトランジスタＮ、ラッ
チ形成用のＰチャネルトランジスタＧまたはＳ、同Ｎチ
ャネルトランジスタＨまたはＴ、及びその他（必要に応
じて作成）の７種類ある。基本トランジスタの各種を第
２図および第３図に示す。
第２図（ａ）〜（ｋ）はＰチャネルトランジスタ、第
３図（ａ）〜（ｋ）はＮチャネルトランジスタであり、
＋印はこの位置にコンタクトホールを設けることが可能
であることを示す。第２図に示すように中央の文字がＰ
であるものはチャネル幅が標準長のもの、Ｇはそれが短
いもの、Ｓは同様に短くかつチャネル長が長いものを示
す。また第３図に示すように中央の文字がＮのものはチ
ャネル幅が標準長のもの、Ｈはそれが短いもの、Ｔは同
様に短く且つチャネル長が長いものを示す。ソースドレ
イン領域のコンタクトマーク＋が方形枠で囲まれている
のは、この部分はソースドレインではなく、下部の基板
が出ている、従ってこの所のコンタクトは基板へのコン
タクトであることを示す。
３図（ａ）〜（ｋ）はＮチャネルトランジスタであり、
＋印はこの位置にコンタクトホールを設けることが可能
であることを示す。第２図に示すように中央の文字がＰ
であるものはチャネル幅が標準長のもの、Ｇはそれが短
いもの、Ｓは同様に短くかつチャネル長が長いものを示
す。また第３図に示すように中央の文字がＮのものはチ
ャネル幅が標準長のもの、Ｈはそれが短いもの、Ｔは同
様に短く且つチャネル長が長いものを示す。ソースドレ
イン領域のコンタクトマーク＋が方形枠で囲まれている
のは、この部分はソースドレインではなく、下部の基板
が出ている、従ってこの所のコンタクトは基板へのコン
タクトであることを示す。
このようにしておくと、名前を見るだけで、どの様な
トランジスタか分る。例えばBPBならソース及びドレイ
ンにコンタクトがとれて標準チャネル幅のＰチャネルMO
Sトランジスタであることが分る。
トランジスタか分る。例えばBPBならソース及びドレイ
ンにコンタクトがとれて標準チャネル幅のＰチャネルMO
Sトランジスタであることが分る。
本発明では、このような基本トランジスタ群を、前記
名前とそのパターンを表わす例えばベクトルデータの形
で予め用意しておき、それより所要の基本トランジスタ
を取出してその組合せでスタンダードセルのレイアウト
を行なう。先ず、作成しようとするスタンダードセルを
基本トランジスタに分解したデータを作り、このデータ
を用いて基本トランジスタを選択して配置し、結線す
る。設計基準の変更でスタンダードセルレイアウトを変
える場合は、既設計のスタンダードセルを前記基本トラ
ンジスタに分解し、それを新設計の基本トランジスタで
置き換えるという方法をとる。このようにすれば、設計
基準の変更で基本トランジスタを変更しておけば、あと
はそれを利用してレイアウトすればよく、所要時間の大
幅な短縮が可能である。以下実施例について説明する。
名前とそのパターンを表わす例えばベクトルデータの形
で予め用意しておき、それより所要の基本トランジスタ
を取出してその組合せでスタンダードセルのレイアウト
を行なう。先ず、作成しようとするスタンダードセルを
基本トランジスタに分解したデータを作り、このデータ
を用いて基本トランジスタを選択して配置し、結線す
る。設計基準の変更でスタンダードセルレイアウトを変
える場合は、既設計のスタンダードセルを前記基本トラ
ンジスタに分解し、それを新設計の基本トランジスタで
置き換えるという方法をとる。このようにすれば、設計
基準の変更で基本トランジスタを変更しておけば、あと
はそれを利用してレイアウトすればよく、所要時間の大
幅な短縮が可能である。以下実施例について説明する。
第４図はハーフアダー（半加算器）のシンボル図、第
５図はCMOSで構成したその回路図である。このハーフア
ダーのナンドゲートG1はＰチャネルトランジスタQ1,Q2
とＮチャネルトランジスタQ3,Q4で構成され、オアゲー
トG2とナンドゲートG3はＰチャネルトランジスタQ5〜Q7
とＮチャネルトランジスタQ8〜Q10で構成される。また
インバータG4,G5はＰチャネルトランジスタQ11,Q13とＮ
チャネルトランジスタQ12,Q14で構成される。
５図はCMOSで構成したその回路図である。このハーフア
ダーのナンドゲートG1はＰチャネルトランジスタQ1,Q2
とＮチャネルトランジスタQ3,Q4で構成され、オアゲー
トG2とナンドゲートG3はＰチャネルトランジスタQ5〜Q7
とＮチャネルトランジスタQ8〜Q10で構成される。また
インバータG4,G5はＰチャネルトランジスタQ11,Q13とＮ
チャネルトランジスタQ12,Q14で構成される。
第６図は半導体基板上に構成されたこのハーフアダー
の概略平面図である。この図ではコンタクトホールを□
印で示す。この各領域に前記のルールで作業者が又はパ
ターン認識で自動的にネーミングを行なうと図示の如く
なる。Ｐチャネル側の記号を左端から並べると CPB/CPB/PC/PB/PA/PC/PB となり、Ｎチャネル側の記号を左端から並べると CNB/BNA/NC/NB/NB/NB/CNB となる。中央の記号P,Nをベースに区分して行くと上記
の如くなり、記号が２つしかない所も生じるが、これは
隣接トランジスタとソースドレインを共用している部分
である。これを補うと次のようになる。
の概略平面図である。この図ではコンタクトホールを□
印で示す。この各領域に前記のルールで作業者が又はパ
ターン認識で自動的にネーミングを行なうと図示の如く
なる。Ｐチャネル側の記号を左端から並べると CPB/CPB/PC/PB/PA/PC/PB となり、Ｎチャネル側の記号を左端から並べると CNB/BNA/NC/NB/NB/NB/CNB となる。中央の記号P,Nをベースに区分して行くと上記
の如くなり、記号が２つしかない所も生じるが、これは
隣接トランジスタとソースドレインを共用している部分
である。これを補うと次のようになる。
CPB/CPB/BPC/CPB/BPA/APC/CPB および CNB/BNA/ANC/CNB/BNB/BNB/CNB これらは図示のようにQ1〜Q14を構成し、ひいてはG1
〜G5を構成する（但し一部の配線は未結線）ものであ
る。こうしてスタンダードセルの平面図（レイアウト）
に対しネーミングを行なうと、基本トランジスタに分解
することができ、共用部分なども分る。
〜G5を構成する（但し一部の配線は未結線）ものであ
る。こうしてスタンダードセルの平面図（レイアウト）
に対しネーミングを行なうと、基本トランジスタに分解
することができ、共用部分なども分る。
基本トランジスタに分解したら、これを第７図の基本
トランジスタ（第２図、第３図と同種のものであるが、
新設計のもの）で置き換える。基本トランジスタの各々
の間隔は次のようにする。即ち、基本トランジスタはゲ
ートの中心を原点とし、第１図（ｂ）に示すようにゲー
ト中心間距離Ｘを基本トランジスタの横方向間隔とす
る。基本トランジスタの間隔の最小値は、ソースドレイ
ンがA,B,Cのどれかにより、例えば表1,2の如く定めてお
く。
トランジスタ（第２図、第３図と同種のものであるが、
新設計のもの）で置き換える。基本トランジスタの各々
の間隔は次のようにする。即ち、基本トランジスタはゲ
ートの中心を原点とし、第１図（ｂ）に示すようにゲー
ト中心間距離Ｘを基本トランジスタの横方向間隔とす
る。基本トランジスタの間隔の最小値は、ソースドレイ
ンがA,B,Cのどれかにより、例えば表1,2の如く定めてお
く。
ＰチャネルトランジスタとＮチャネルトランジスタの
縦方向間隔Ｙは第１図（ｃ）の如くとる。第８図は置き
換えた後の状態を示す。配置などは第６図と同様である
が、小配線幅の設計基準に依っているので第６図より小
型化されている。
縦方向間隔Ｙは第１図（ｃ）の如くとる。第８図は置き
換えた後の状態を示す。配置などは第６図と同様である
が、小配線幅の設計基準に依っているので第６図より小
型化されている。
第９図はラッチ回路を示し、（ａ）はシンボル図、
（ｂ）は回路図である。I1,I2はフリップフロップを構
成するインバータ、G1はデータ取込み用のゲートであ
る。Q1〜Q3はＰチャネルMOSトランジスタ、Q4〜Q6はＮ
チャネルMOSトランジスタで、Q2,Q5はI1を、Q3,Q6はI2
を、そしてQ1,Q4はG1を構成する。これを前記の要領で
基本トランジスタの組合せを作ると第10図の如くなり、
結線すると第11図の如くなる。ラッチ用のインバータI2
を構成するトランジスタQ3,Q6は、チャネル幅の小さな
そしてチャネル長の長いものにされる。
（ｂ）は回路図である。I1,I2はフリップフロップを構
成するインバータ、G1はデータ取込み用のゲートであ
る。Q1〜Q3はＰチャネルMOSトランジスタ、Q4〜Q6はＮ
チャネルMOSトランジスタで、Q2,Q5はI1を、Q3,Q6はI2
を、そしてQ1,Q4はG1を構成する。これを前記の要領で
基本トランジスタの組合せを作ると第10図の如くなり、
結線すると第11図の如くなる。ラッチ用のインバータI2
を構成するトランジスタQ3,Q6は、チャネル幅の小さな
そしてチャネル長の長いものにされる。
〔発明の効果〕 以上説明したように本発明では、スタンダードセルを
構成する各種トランジスタのパターンをP,Nチャネル
別、ソース、ドレインのコンタクトホール有り無し及び
接続先（電源）別、サイズ別にネーミングして、基本ト
ランジスタ群として予め用意しておき、スタンダードセ
ルの製作に当っては、既設計のものがあればその各部領
域にネーミングしてトランジスタの種類を知り、上記の
基本トランジスタ群の中から該当するものを取り出して
配列し、設計基準に従って各トランジスタの間隔を定
め、結線する、という方法で製作するので、設計基準の
変更に迅速に対処することができる。
構成する各種トランジスタのパターンをP,Nチャネル
別、ソース、ドレインのコンタクトホール有り無し及び
接続先（電源）別、サイズ別にネーミングして、基本ト
ランジスタ群として予め用意しておき、スタンダードセ
ルの製作に当っては、既設計のものがあればその各部領
域にネーミングしてトランジスタの種類を知り、上記の
基本トランジスタ群の中から該当するものを取り出して
配列し、設計基準に従って各トランジスタの間隔を定
め、結線する、という方法で製作するので、設計基準の
変更に迅速に対処することができる。
第１図は基本トランジスタのネーミングと間隔の説明
図、 第２図および第３図は基本トランジスタの名前とそのパ
ターンの説明図、 第４図および第５図はハーフアダーのシンボル図および
回路図、 第６図は既設計のハーフアダーの概略平面図、 第７図は新設計基準による基本トランジスタの名前とそ
のパターンの説明図、 第８図は第７図で第５図を製作した例を示す概略平面
図、 第９図はラッチ回路のシンボル図および回路図、 第10図および第11図は基本トランジスタで第９図を製作
した例を示す概略平面図である。 第１図〜第３図で＋はコンタクトホール、X,Yは間隔、
A,B,C……は名前である。
図、 第２図および第３図は基本トランジスタの名前とそのパ
ターンの説明図、 第４図および第５図はハーフアダーのシンボル図および
回路図、 第６図は既設計のハーフアダーの概略平面図、 第７図は新設計基準による基本トランジスタの名前とそ
のパターンの説明図、 第８図は第７図で第５図を製作した例を示す概略平面
図、 第９図はラッチ回路のシンボル図および回路図、 第10図および第11図は基本トランジスタで第９図を製作
した例を示す概略平面図である。 第１図〜第３図で＋はコンタクトホール、X,Yは間隔、
A,B,C……は名前である。
Claims (1)
- 【請求項１】トランジスタの種類及び形状ごとに異なる
名前を対応付けた複数のトランジスタパターンと、前記
複数のトランジスタパターン相互間に必要な間隔のデー
タとを予め登録しておき、 前記トランジスタパターンの名前を複数羅列して指定す
ることにより、該複数の名前にそれぞれ対応したトラン
ジスタパターンを上記間隔のデータが示す間隔でもって
自動配置することを特徴とするスタンダードセルのレイ
アウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61198699A JP2617920B2 (ja) | 1986-08-25 | 1986-08-25 | スタンダードセルのレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61198699A JP2617920B2 (ja) | 1986-08-25 | 1986-08-25 | スタンダードセルのレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6354743A JPS6354743A (ja) | 1988-03-09 |
| JP2617920B2 true JP2617920B2 (ja) | 1997-06-11 |
Family
ID=16395554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61198699A Expired - Lifetime JP2617920B2 (ja) | 1986-08-25 | 1986-08-25 | スタンダードセルのレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617920B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5552775B2 (ja) | 2009-08-28 | 2014-07-16 | ソニー株式会社 | 半導体集積回路 |
| JP6146437B2 (ja) * | 2015-04-27 | 2017-06-14 | ソニー株式会社 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182744A (ja) * | 1984-02-29 | 1985-09-18 | Sharp Corp | Ｌｓｉパタ−ンの設計方法 |
-
1986
- 1986-08-25 JP JP61198699A patent/JP2617920B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354743A (ja) | 1988-03-09 |
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