JPS6378550A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6378550A JPS6378550A JP22420286A JP22420286A JPS6378550A JP S6378550 A JPS6378550 A JP S6378550A JP 22420286 A JP22420286 A JP 22420286A JP 22420286 A JP22420286 A JP 22420286A JP S6378550 A JPS6378550 A JP S6378550A
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
スタンダード・セル方式のカスタムＬＳＩにおいて、論
理セル領域の空領域に基本ゲートを埋め込み、論理変更
を配線変更で行なうことを可能とした。
理セル領域の空領域に基本ゲートを埋め込み、論理変更
を配線変更で行なうことを可能とした。
本発明はスタンダード・セル方式のカスタムＬＳＩに係
り、特に、その構造の改良に関する。
り、特に、その構造の改良に関する。
ＬＳＩ（集積回路）はマイクロコンピュータ等のマスク
から、その品種毎に全てのパターンを作製し、チップに
おいて殆ど一致をみないフルカスタムＬＳＩに対して、
汎用性を高めたセミカスタムＬＳＩはスタンダード・セ
ルとゲート・アレイに分けることができる。
から、その品種毎に全てのパターンを作製し、チップに
おいて殆ど一致をみないフルカスタムＬＳＩに対して、
汎用性を高めたセミカスタムＬＳＩはスタンダード・セ
ルとゲート・アレイに分けることができる。
ゲート・アレイはプロセスにおいて、トランジスタを含
むゲート回路を最初埋め込んでおき、後で論理に従って
、その中のゲートを使用して自動配線を行なう。自動配
線で配線領域が足りない時は、単に線がひけないという
メツセージが出力し、ゲート領域、配線領域の余るとこ
ろは、そのまま無駄な領域として放置する。
むゲート回路を最初埋め込んでおき、後で論理に従って
、その中のゲートを使用して自動配線を行なう。自動配
線で配線領域が足りない時は、単に線がひけないという
メツセージが出力し、ゲート領域、配線領域の余るとこ
ろは、そのまま無駄な領域として放置する。
これに対して、スタンダード・セルとは論理回路の設計
単位に対して、必要な論理と１対１に対応した物理的な
セル（以下最適化論理ゲート）を＄備しておく。また、
配線領域が可変になっていて、いつも使う最低な量だけ
持つようにしている。
単位に対して、必要な論理と１対１に対応した物理的な
セル（以下最適化論理ゲート）を＄備しておく。また、
配線領域が可変になっていて、いつも使う最低な量だけ
持つようにしている。
それにより、ゲート・アレイよりサイズを縮めようとい
うのがスタンダード・セル方式である。
うのがスタンダード・セル方式である。
すなわち、スタンダード・セル方式では品種によって全
部中のトランジスタの位置が違ってくるので、チップの
種別毎に全て別のマスクを使う。ゲート・アレイと論理
設計から見ると同じだが、プロセスから見ると、ゲート
・アレイはトランジスタまでは同じものを使っていて、
配線層だけ変えているのに対して、スタンダード・セル
方式では全マスク層が変わる。
部中のトランジスタの位置が違ってくるので、チップの
種別毎に全て別のマスクを使う。ゲート・アレイと論理
設計から見ると同じだが、プロセスから見ると、ゲート
・アレイはトランジスタまでは同じものを使っていて、
配線層だけ変えているのに対して、スタンダード・セル
方式では全マスク層が変わる。
例えば、第４図を参照すると、（Ａ）のゲート・スタが
形成された基本ゲートＧＲ（Ｇ）を有しており、セル列
の周囲に予め均一に設計した配線領域ＮＲ（Ｇ）を有す
る。そして、ＡｌＩｖ！線のみをカスタム化している。
形成された基本ゲートＧＲ（Ｇ）を有しており、セル列
の周囲に予め均一に設計した配線領域ＮＲ（Ｇ）を有す
る。そして、ＡｌＩｖ！線のみをカスタム化している。
（Ｂ）のスタンダード・セルでは、最初からトランジス
タが埋め込まれているのでなく、論理設計に基づきレイ
アウトした結果トランジスタが形成されるのであって、
セル列の論理ゲー１−ＧＲ（Ｓ）のトランジスタの位置
が品種によって違う。この論理ゲー１−ＧＲ（Ｓ）は設
計論理に基づく前述の最適化論理ゲートが形成されてい
る。また、論理ゲートを論理設計に基づく最適化配置と
する関係で、セル列内には論理ゲートが形成されない空
領域Ｅが形成される。また、品種によって配線領域も違
い、不均一配線領域ＮＲ（Ｓ）が形成されている。
タが埋め込まれているのでなく、論理設計に基づきレイ
アウトした結果トランジスタが形成されるのであって、
セル列の論理ゲー１−ＧＲ（Ｓ）のトランジスタの位置
が品種によって違う。この論理ゲー１−ＧＲ（Ｓ）は設
計論理に基づく前述の最適化論理ゲートが形成されてい
る。また、論理ゲートを論理設計に基づく最適化配置と
する関係で、セル列内には論理ゲートが形成されない空
領域Ｅが形成される。また、品種によって配線領域も違
い、不均一配線領域ＮＲ（Ｓ）が形成されている。
このように、従来、スタンダード・セル方式の自動レイ
アウトでは、論理設計データに存在するセルのみをシリ
コン・ウェハ上に埋め込んでいた。
アウトでは、論理設計データに存在するセルのみをシリ
コン・ウェハ上に埋め込んでいた。
一方、ゲート・アレイは使わないところにもそのままセ
ルが形成されている。
ルが形成されている。
スタンダード・セルを作製、出荷後に一部だけ論理変更
が必要な場合がある。そのような場合、従来のスタンダ
ード・セル方式では初めから設計をやり直さなければな
らず、全面的なマスクの改版が必要で、工数、コストが
かかるという問題がある。
が必要な場合がある。そのような場合、従来のスタンダ
ード・セル方式では初めから設計をやり直さなければな
らず、全面的なマスクの改版が必要で、工数、コストが
かかるという問題がある。
第１図に本発明の概要図を示しており、これを用いて本
発明を説明する。一般に、ポリセル・タイプのスタンダ
ード・セル方式チップのレイアウトでは、第１図のよう
に、論理ゲートＧＲ（Ｓ）が形成された論理セル列ｃ、
、ｃ２と配線領域ＮＲ（Ｓ）が形成される。
発明を説明する。一般に、ポリセル・タイプのスタンダ
ード・セル方式チップのレイアウトでは、第１図のよう
に、論理ゲートＧＲ（Ｓ）が形成された論理セル列ｃ、
、ｃ２と配線領域ＮＲ（Ｓ）が形成される。
この時一般に前述のように一部に空領域Ｅが発生するが
、本発明では、この空領域Ｅにも基本ゲートを埋め込ん
でおくことを特徴としている。
、本発明では、この空領域Ｅにも基本ゲートを埋め込ん
でおくことを特徴としている。
すなわち、本発明は各論理セル列に論理設計に基づいて
形成した論理ゲートを有すると共に、各論理セル列間を
含む領域に形成した配線領域とを備えるスタンダード・
セル方式の半導体集積回路において、該論理セル列の空
領域に基本ゲートを埋め込んでなることを特徴とする半
導体集積回路を提供するものである。
形成した論理ゲートを有すると共に、各論理セル列間を
含む領域に形成した配線領域とを備えるスタンダード・
セル方式の半導体集積回路において、該論理セル列の空
領域に基本ゲートを埋め込んでなることを特徴とする半
導体集積回路を提供するものである。
上記において、空領域已に埋め込んだ基本ゲー、トを用
いることにより、一部論理変更によるマスクの改版をメ
タル層のみで済ませることができる。
いることにより、一部論理変更によるマスクの改版をメ
タル層のみで済ませることができる。
すなわち、論理変更が必要になった場合、空賄域已に埋
め込んだ基本ゲートを用いＡ６の配線層を修正するだけ
でその前の工程を変更しなくて良い。
め込んだ基本ゲートを用いＡ６の配線層を修正するだけ
でその前の工程を変更しなくて良い。
本発明を明確化するために図面を参照し、実施例につい
て説明する。
て説明する。
第２図（Ａ）は本発明の実施例のスタンダード・セルの
チップの全体図、第２図（Ｂ）は比較のために示したゲ
ート・アレイのチップの全体図て゛ある。
チップの全体図、第２図（Ｂ）は比較のために示したゲ
ート・アレイのチップの全体図て゛ある。
ゲート・アレイはすべてのカスタムに同じものを供給す
る。例えば、インバータを作る２トランジスタに対して
、ＮＡＮＤゲートが４トランジス夕であるから、ＮＡＮ
Ｄ構成の基本ゲートでインバータを構成する時、４トラ
ンジスタのうち２トランジスタは無駄になっている。
る。例えば、インバータを作る２トランジスタに対して
、ＮＡＮＤゲートが４トランジス夕であるから、ＮＡＮ
Ｄ構成の基本ゲートでインバータを構成する時、４トラ
ンジスタのうち２トランジスタは無駄になっている。
スタンダード・セルでは前記の如く最適化論理ゲートを
形成し、例えば、インバータ専用に２ ＋−ランジスタ
のセルを作る。すなわち、論理実現に最適化したトラン
ジスタの形成をなしている。
形成し、例えば、インバータ専用に２ ＋−ランジスタ
のセルを作る。すなわち、論理実現に最適化したトラン
ジスタの形成をなしている。
第２図（Ａ）のスタンダード・セルの配置図において、
チップの周囲にはＩ１０セルが形成され、また、セル列
ＳＩ＋ Ｓ２＋ ・−・Ｓｏが柱状に形成されている
。しかし、ゲート・アレイと異なり、１個１個のセルに
最適化された論理ゲー）ＯＲ（Ｓ）を形成している。配
線領域ＮＲ（Ｓ）は不均一になっているが、必要最少限
の領域より成る程度余分にとっている。図中、特に、短
いセル列Ｓ、“。
チップの周囲にはＩ１０セルが形成され、また、セル列
ＳＩ＋ Ｓ２＋ ・−・Ｓｏが柱状に形成されている
。しかし、ゲート・アレイと異なり、１個１個のセルに
最適化された論理ゲー）ＯＲ（Ｓ）を形成している。配
線領域ＮＲ（Ｓ）は不均一になっているが、必要最少限
の領域より成る程度余分にとっている。図中、特に、短
いセル列Ｓ、“。
Ｓ２°、ｓ３’、ｓ、“の配線領域は少なくされている
。
。
そして、各セル列の空領域Ｅに、基本ゲート（八ＧＲ（
ゲート・アレイの基本ゲートと同様でよい）を埋め込ん
であり将来の論理変更に備えである（図中ハツチングを
付したセル）。
ゲート・アレイの基本ゲートと同様でよい）を埋め込ん
であり将来の論理変更に備えである（図中ハツチングを
付したセル）。
これに対応して示した、第２図（Ｂ）のゲート・アレイ
の配置図において、チップの周囲には■１０セルが形成
され、また、セル列Ｃ’ Ｉ ｒ Ｃ２＋ ・−・Ｃ
ｎが柱状に形成されており、その１個の単位は基本ゲー
トＧＲ（Ｇ）（同じ構造のゲート）で構成している。さ
らに配線領域ＮＲ（ダブル・ハツチ部分）は均一に設定
されている。
の配置図において、チップの周囲には■１０セルが形成
され、また、セル列Ｃ’ Ｉ ｒ Ｃ２＋ ・−・Ｃ
ｎが柱状に形成されており、その１個の単位は基本ゲー
トＧＲ（Ｇ）（同じ構造のゲート）で構成している。さ
らに配線領域ＮＲ（ダブル・ハツチ部分）は均一に設定
されている。
次に、本実施例において、論理設計変更が生じた場合の
対応ｒｉ！理変更でマスクの改版をする流れ」を第３図
の流れ図で説明する。基本的には良く知られている自動
Ｂ Ｂ Ｂ （Ｅｘｔｅｎｄｅｄ ＢｕｉｌｄｉｎｇＢ
ｌｏｃｋ ：方式を用い各々のセルを組み立てていって
大きなＬＳＩを作る方式）を採用している。
対応ｒｉ！理変更でマスクの改版をする流れ」を第３図
の流れ図で説明する。基本的には良く知られている自動
Ｂ Ｂ Ｂ （Ｅｘｔｅｎｄｅｄ ＢｕｉｌｄｉｎｇＢ
ｌｏｃｋ ：方式を用い各々のセルを組み立てていって
大きなＬＳＩを作る方式）を採用している。
第３図において、旧論理データファイル１と旧物理デー
タファイル２に加えて、新しい論理ファイル３ができる
と、新しい論理と旧物理データの一致検出処理４をして
、一致がとれたところの旧物理データを残したファイル
５（一致物理データファイル）と、不一致論理ファイル
６との２つファイルをつくる。そのデータを基に、不一
致データのレイアウト処理７を行なう。７の不一致デー
タレイアウト処理で、全てのレイアウト可能性を探索し
、これを８の新物理データファイルとし、その中から、
アルミ （Ａｌ）配線工程のみの不一致データレイアウ
トを検索して以下これを用いて、アルミ配線の変更を行
ない、論理の一部変更に対応することができる。
タファイル２に加えて、新しい論理ファイル３ができる
と、新しい論理と旧物理データの一致検出処理４をして
、一致がとれたところの旧物理データを残したファイル
５（一致物理データファイル）と、不一致論理ファイル
６との２つファイルをつくる。そのデータを基に、不一
致データのレイアウト処理７を行なう。７の不一致デー
タレイアウト処理で、全てのレイアウト可能性を探索し
、これを８の新物理データファイルとし、その中から、
アルミ （Ａｌ）配線工程のみの不一致データレイアウ
トを検索して以下これを用いて、アルミ配線の変更を行
ない、論理の一部変更に対応することができる。
以上の説明から明らかなように、本発明によれば、スタ
ンダード・セル方式のセミカスタムＬＳＩにおいて、ス
タンダード・セル方式のサイズ縮小等の利点を保持しな
がら、その論理の一部変更のマスクの改版を最少にし、
工数、コストの削減が図れる。
ンダード・セル方式のセミカスタムＬＳＩにおいて、ス
タンダード・セル方式のサイズ縮小等の利点を保持しな
がら、その論理の一部変更のマスクの改版を最少にし、
工数、コストの削減が図れる。
第１図は本発明の概要説明図、
第２図（Ａ）は本発明の実施例のスタンダード・セル方
式ＬＳＩのチップ内の配置図、 第２図（Ｂ）は比較のために対応して示した従来のゲー
ト・アレイのチップ内配置図、 第３図は本発明の実施例における論理変更に対応する処
理を示す流れ図、 第４図（Ａ）、（Ｂ）はそれぞれ従来例のゲー１−・ア
レイとスタンダード・セルの比較説明図である。 ＮＲ（Ｓ） 、ＮＲ（Ｇ）−配線領域 Ｃ２〜Ｃｎ−・セル列（ゲート・アレイの）Ｓ、−ｗＳ
ｎ−セル列（スタンダード・セルの）ＧＲ（Ｇ）−−一
基本ゲート（ゲート・アレイの）ＧＲ（Ｓｉ−一輪理ゲ
ート（スタンダード・セルの）Ｅ・−空領域（スタンダ
ード・セルの）１・−・旧論理データファイル ２・−・旧物理データ、ファイル ３・−・新論理データファイル ４−・・一致検出処理 ５−・一致物理データファイル ６一不一致論理データファイル ７−不一致データレイアウト ８−・新物理データファイル
式ＬＳＩのチップ内の配置図、 第２図（Ｂ）は比較のために対応して示した従来のゲー
ト・アレイのチップ内配置図、 第３図は本発明の実施例における論理変更に対応する処
理を示す流れ図、 第４図（Ａ）、（Ｂ）はそれぞれ従来例のゲー１−・ア
レイとスタンダード・セルの比較説明図である。 ＮＲ（Ｓ） 、ＮＲ（Ｇ）−配線領域 Ｃ２〜Ｃｎ−・セル列（ゲート・アレイの）Ｓ、−ｗＳ
ｎ−セル列（スタンダード・セルの）ＧＲ（Ｇ）−−一
基本ゲート（ゲート・アレイの）ＧＲ（Ｓｉ−一輪理ゲ
ート（スタンダード・セルの）Ｅ・−空領域（スタンダ
ード・セルの）１・−・旧論理データファイル ２・−・旧物理データ、ファイル ３・−・新論理データファイル ４−・・一致検出処理 ５−・一致物理データファイル ６一不一致論理データファイル ７−不一致データレイアウト ８−・新物理データファイル
Claims (1)
- 【特許請求の範囲】 各論理セル列に論理設計に基づいて形成した論理ゲート
を有すると共に、各論理セル列間を含む領域に形成した
配線領域とを備えるスタンダード・セル方式の半導体集
積回路において、 該論理セル列の空領域に基本ゲートを埋め込んでなるこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22420286A JPS6378550A (ja) | 1986-09-22 | 1986-09-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22420286A JPS6378550A (ja) | 1986-09-22 | 1986-09-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378550A true JPS6378550A (ja) | 1988-04-08 |
Family
ID=16810125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22420286A Pending JPS6378550A (ja) | 1986-09-22 | 1986-09-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378550A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249452A (ja) * | 1989-03-23 | 1990-10-05 | Mitsubishi Kasei Corp | チョコレートのファットブルーム防止剤 |
| US5085884A (en) * | 1990-04-26 | 1992-02-04 | The Procter & Gamble Company | Reduced calorie potato chips and other low moisture fat-containing foods having less waxiness and improved flavor display |
| KR100339909B1 (ko) * | 1996-12-27 | 2002-09-18 | 가부시끼가이샤 도시바 | 표준셀방식의집적회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052040A (ja) * | 1983-08-31 | 1985-03-23 | Hitachi Ltd | 半導体集積回路 |
-
1986
- 1986-09-22 JP JP22420286A patent/JPS6378550A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052040A (ja) * | 1983-08-31 | 1985-03-23 | Hitachi Ltd | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249452A (ja) * | 1989-03-23 | 1990-10-05 | Mitsubishi Kasei Corp | チョコレートのファットブルーム防止剤 |
| US5085884A (en) * | 1990-04-26 | 1992-02-04 | The Procter & Gamble Company | Reduced calorie potato chips and other low moisture fat-containing foods having less waxiness and improved flavor display |
| KR100339909B1 (ko) * | 1996-12-27 | 2002-09-18 | 가부시끼가이샤 도시바 | 표준셀방식의집적회로 |
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