JPH0348668B2 - - Google Patents
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- Publication number
- JPH0348668B2 JPH0348668B2 JP14592283A JP14592283A JPH0348668B2 JP H0348668 B2 JPH0348668 B2 JP H0348668B2 JP 14592283 A JP14592283 A JP 14592283A JP 14592283 A JP14592283 A JP 14592283A JP H0348668 B2 JPH0348668 B2 JP H0348668B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する技術分野
本発明は半導体集積回路に関し、時に固定記憶
素子をアレイ状に並べたROMやPLAの平面配置
構造に関する。
素子をアレイ状に並べたROMやPLAの平面配置
構造に関する。
(2) 従来技術の説明
従来この種の固定記憶素子マトリツクスとして
は、第１図ａに等価回路を示すようなダイオード
マトリツクスや、同図ｂに等価回路を示すような
MOSトランジスターを並列接続したものが使わ
れているが、これらは駆動線１１〜１４或いは３
１〜３４及び出力線２１〜２４或いは５１〜５４
をそれぞれ共用化し、面積を最小にするため、駆
動線の方向と出力線の方向は直交していた。
は、第１図ａに等価回路を示すようなダイオード
マトリツクスや、同図ｂに等価回路を示すような
MOSトランジスターを並列接続したものが使わ
れているが、これらは駆動線１１〜１４或いは３
１〜３４及び出力線２１〜２４或いは５１〜５４
をそれぞれ共用化し、面積を最小にするため、駆
動線の方向と出力線の方向は直交していた。
この場合、集積回路が単一のROM回路から成
るとき、或は出力側にマルチプレクサーを有し、
最終出力線の数が少ないときは問題ないが、
PLA等の論理回路に用いられる固定記憶素子マ
トリツクスにおいては出力線数が数十本以上にな
る場合が多く、集積回路チツプのレイアウト設計
に制約を与える欠点があつた。
るとき、或は出力側にマルチプレクサーを有し、
最終出力線の数が少ないときは問題ないが、
PLA等の論理回路に用いられる固定記憶素子マ
トリツクスにおいては出力線数が数十本以上にな
る場合が多く、集積回路チツプのレイアウト設計
に制約を与える欠点があつた。
(3) 発明の目的
本発明の目的は配線層の追加、或いは配線のす
き間を利用することによつて、マトリツクス上で
駆動線または出力線の方向を変換し、駆動線の入
力方向と出力線の出力方向を平行にし、上記レイ
アウト設計上の制約を除去して、集積度の高い集
積回路チツプの設計を可能にするものである。
き間を利用することによつて、マトリツクス上で
駆動線または出力線の方向を変換し、駆動線の入
力方向と出力線の出力方向を平行にし、上記レイ
アウト設計上の制約を除去して、集積度の高い集
積回路チツプの設計を可能にするものである。
(4) 発明の構成
本発明によれば、複数（Ｍ本）の駆動線と複数
（Ｎ本）の出力線を有するＭ×Ｎの固定記憶素子
マトリツクスにおいて、駆動線の入力方向と出力
線の出力方向を平行にした事を特徴とする固定記
憶素子マトリツクスが得られる。
（Ｎ本）の出力線を有するＭ×Ｎの固定記憶素子
マトリツクスにおいて、駆動線の入力方向と出力
線の出力方向を平行にした事を特徴とする固定記
憶素子マトリツクスが得られる。
(5) 実施例
次に本発明の実施例について図面を参照して説
明する。第２図は本発明の一実施例を示す図でａ
は等価回路図、ｂはシリコンゲートMOS構造と
２層アルミ配線構造を用いて実現した平面図であ
る。図において３１〜３４は駆動線でポリシリコ
ン層を用いている。５１〜５４は出力線で１層目
のアルミ配線層を用いており固定記憶素子である
MOSトランジスターのドレイン領域とはコンタ
クト穴７０を介して接続されている。MOSトラ
ンジスターのソース・ドレイン領域は図では１０
０で示される。また６１〜６４は出力線の方向を
駆動線の方向と平行に取り出したもので、２層目
のアルミ配線層を用いて１層目のアルミ配線層に
よる出力線５１〜５４からスルーホール８０を介
してそれぞれ接続されている。このように本実施
例の４×４の固定記憶素子マトリツクスでは３１
〜３４の４本の駆動線と６１〜６４の４本の出力
線の方向が平行となり集積回路チツプのレイアウ
ト設計上の制約を少なくすることができる。なお
本実施例においては、２層目のアルミ配線層６１
〜６４をポリシリコン層３１〜３４に重ね、また
スルーホールもポリシリコン層の上に配置した
が、これらの位置はマトリツクス内で自由に取る
ことが可能である。
明する。第２図は本発明の一実施例を示す図でａ
は等価回路図、ｂはシリコンゲートMOS構造と
２層アルミ配線構造を用いて実現した平面図であ
る。図において３１〜３４は駆動線でポリシリコ
ン層を用いている。５１〜５４は出力線で１層目
のアルミ配線層を用いており固定記憶素子である
MOSトランジスターのドレイン領域とはコンタ
クト穴７０を介して接続されている。MOSトラ
ンジスターのソース・ドレイン領域は図では１０
０で示される。また６１〜６４は出力線の方向を
駆動線の方向と平行に取り出したもので、２層目
のアルミ配線層を用いて１層目のアルミ配線層に
よる出力線５１〜５４からスルーホール８０を介
してそれぞれ接続されている。このように本実施
例の４×４の固定記憶素子マトリツクスでは３１
〜３４の４本の駆動線と６１〜６４の４本の出力
線の方向が平行となり集積回路チツプのレイアウ
ト設計上の制約を少なくすることができる。なお
本実施例においては、２層目のアルミ配線層６１
〜６４をポリシリコン層３１〜３４に重ね、また
スルーホールもポリシリコン層の上に配置した
が、これらの位置はマトリツクス内で自由に取る
ことが可能である。
第３図は本発明の第２の実施例を示す図で、ａ
は等価回路図、ｂは１層アルミ配線によるシリコ
ンゲートMOSを用いて実現した平面図である。
図において３１〜３４，５１〜５４，７０及び１
００は第２図に於けると同様にそれぞれポリシリ
コン層による駆動線、１層アルミ配線による出力
線、MOSトランジスターのドレイン領域とのコ
ンタクト穴及びMOSトランジスターのソース・
ドレイン領域を示す。また４１〜４４は１層アル
ミ配線層を用いて、同じく１層アルミ配線層であ
る５１〜５４の出力線の間を利用して駆動線３１
〜３４をポリシリコンとアルミ配線間のコンタク
ト穴９０を介して出力線５１〜５４と平行になる
ように取出したものである。このように本第２の
実施例では、駆動線側を垂直方向に取出すことに
よつて駆動線側と出力線側の方向を平行にしてい
る。なお本第２の実施例ではアルミ配線層を１層
だけ使用しているため出力線５１〜５４のピツチ
を少し広げる必要が出たが、２層アルミ構造を利
用すればピツチの増加は少なくて済む。また出力
線数に比べ入力線数が少ない場合もピツチの増加
の影響は少なくなる。
は等価回路図、ｂは１層アルミ配線によるシリコ
ンゲートMOSを用いて実現した平面図である。
図において３１〜３４，５１〜５４，７０及び１
００は第２図に於けると同様にそれぞれポリシリ
コン層による駆動線、１層アルミ配線による出力
線、MOSトランジスターのドレイン領域とのコ
ンタクト穴及びMOSトランジスターのソース・
ドレイン領域を示す。また４１〜４４は１層アル
ミ配線層を用いて、同じく１層アルミ配線層であ
る５１〜５４の出力線の間を利用して駆動線３１
〜３４をポリシリコンとアルミ配線間のコンタク
ト穴９０を介して出力線５１〜５４と平行になる
ように取出したものである。このように本第２の
実施例では、駆動線側を垂直方向に取出すことに
よつて駆動線側と出力線側の方向を平行にしてい
る。なお本第２の実施例ではアルミ配線層を１層
だけ使用しているため出力線５１〜５４のピツチ
を少し広げる必要が出たが、２層アルミ構造を利
用すればピツチの増加は少なくて済む。また出力
線数に比べ入力線数が少ない場合もピツチの増加
の影響は少なくなる。
以上の実施例においてはシリコンゲートMOS
構造について適用した例を説明したが、本発明は
他の構造のMOSやバイポーラープロセスにも同
様に適用可能である。
構造について適用した例を説明したが、本発明は
他の構造のMOSやバイポーラープロセスにも同
様に適用可能である。
また、駆動線側と出力線側のどちらの向きを変
更して平行にするかの判断材料としては、これら
の配線が固定記憶素子マトリツクスからはみ出さ
ないようにするためには線数の少ない方の向きを
変更すべきであるし、固定記憶素子マトリツクス
の出力線の配線浮遊容量を減らし、動作速度を向
上させるためには、駆動線側に配線を追加して向
きを変更すべきである。
更して平行にするかの判断材料としては、これら
の配線が固定記憶素子マトリツクスからはみ出さ
ないようにするためには線数の少ない方の向きを
変更すべきであるし、固定記憶素子マトリツクス
の出力線の配線浮遊容量を減らし、動作速度を向
上させるためには、駆動線側に配線を追加して向
きを変更すべきである。
(7) 発明の効果
本発明は以上説明したように２層アルミ配線構
造或いは１層アルミの出力線の間を利用し、駆動
線の方向と出力線の方向を平行にすることによつ
て固定記憶素子マトリツクスのレイアウト設計上
の制約を少なくする効果がある。
造或いは１層アルミの出力線の間を利用し、駆動
線の方向と出力線の方向を平行にすることによつ
て固定記憶素子マトリツクスのレイアウト設計上
の制約を少なくする効果がある。
第１図は従来の固定記憶素子マトリツクスの
例、第２図は本発明の第１の実施例の図でａは等
価回路図、ｂは２層アルミシリコンゲートMOS
構造を用いて実現した平面図である。第３図は本
発明の第２の実施例の図でａは等価回路図、ｂは
１層アルミシリコンゲートMOS構造を用いて実
現した平面図である。 図において、３１〜３４……ポリシリコン層を
用いた駆動線、４１〜４４……１層アルミを用い
た駆動線、５１〜５４……１層アルミを用いた出
力線、６１〜６４……２層目のアルミを用いた出
力線、７０……ドレイン領域と１層アルミとのコ
ンタクト穴、８０……１層目アルミと２層目アル
ミとの間のスルーホール、９０……ポリシリコン
と１層アルミとの間のコンタクト穴、１００……
MOSトランジスターのソース・ドレイン領域を
示す。
例、第２図は本発明の第１の実施例の図でａは等
価回路図、ｂは２層アルミシリコンゲートMOS
構造を用いて実現した平面図である。第３図は本
発明の第２の実施例の図でａは等価回路図、ｂは
１層アルミシリコンゲートMOS構造を用いて実
現した平面図である。 図において、３１〜３４……ポリシリコン層を
用いた駆動線、４１〜４４……１層アルミを用い
た駆動線、５１〜５４……１層アルミを用いた出
力線、６１〜６４……２層目のアルミを用いた出
力線、７０……ドレイン領域と１層アルミとのコ
ンタクト穴、８０……１層目アルミと２層目アル
ミとの間のスルーホール、９０……ポリシリコン
と１層アルミとの間のコンタクト穴、１００……
MOSトランジスターのソース・ドレイン領域を
示す。
Claims (1)
- １ 平行して配置されたＭ本の駆動線と該駆動線
に直交して互いに平行に配置されたＮ本の出力線
とを有し、該駆動線と出力線とが交叉するマトリ
ツクス平面内でその交点に対応する駆動線と出力
線に接続された記憶素子を有する固定記憶素子マ
トリツクスに於いて、前記駆動線と出力線のうち
の一方に対して前記マトリツクス平面内で取り出
し線が接続され、該取り出し線が前記駆動線と出
力線のうちの他方と平行に前記マトリツクス平面
から引き出されていることを特徴とする固定記憶
素子マトリツクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145922A JPS6037764A (ja) | 1983-08-10 | 1983-08-10 | 固定記憶素子マトリツクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145922A JPS6037764A (ja) | 1983-08-10 | 1983-08-10 | 固定記憶素子マトリツクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037764A JPS6037764A (ja) | 1985-02-27 |
| JPH0348668B2 true JPH0348668B2 (ja) | 1991-07-25 |
Family
ID=15396181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145922A Granted JPS6037764A (ja) | 1983-08-10 | 1983-08-10 | 固定記憶素子マトリツクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037764A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234047A (ja) * | 1985-04-10 | 1986-10-18 | Matsushita Electronics Corp | 集積回路素子 |
| JPH0315058Y2 (ja) * | 1986-11-19 | 1991-04-03 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57189394A (en) * | 1981-05-19 | 1982-11-20 | Toshiba Corp | Semiconductor memory |
| JPS57198600A (en) * | 1981-05-30 | 1982-12-06 | Matsushita Electric Ind Co Ltd | Random access memory |
-
1983
- 1983-08-10 JP JP58145922A patent/JPS6037764A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6037764A (ja) | 1985-02-27 |
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