JPS6037764A - 固定記憶素子マトリツクス - Google Patents
固定記憶素子マトリツクスInfo
- Publication number
- JPS6037764A JPS6037764A JP58145922A JP14592283A JPS6037764A JP S6037764 A JPS6037764 A JP S6037764A JP 58145922 A JP58145922 A JP 58145922A JP 14592283 A JP14592283 A JP 14592283A JP S6037764 A JPS6037764 A JP S6037764A
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- JP
- Japan
- Prior art keywords
- layer
- output lines
- output
- lines
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の栴する技術分野
本発明は半導体集積回路に関し、特に固定記憶累子奢ア
１／イ状に並べたＲＯＲ４やＰＬＡの平面配置構造に関
する。
１／イ状に並べたＲＯＲ４やＰＬＡの平面配置構造に関
する。
（２）従来技術の胱明
従来この柚の固定記憶素子マトリックスとしては、第１
図ｆａｌに等価回路を示すようガダイオードマトリック
スや、同図（ｂｌに等価回路を示すようｆｘ、ＭＯＳト
ランジスターを並列接続したものが使われているが、こ
れらは駆動脚（１１〜１４或いは３１〜３４）及び出力
線（２１〜２４或いは５１〜５４）をそれぞれ共用化し
１面積を最小にするため、駆動線の方向と出力線の方向
は直交していた。
図ｆａｌに等価回路を示すようガダイオードマトリック
スや、同図（ｂｌに等価回路を示すようｆｘ、ＭＯＳト
ランジスターを並列接続したものが使われているが、こ
れらは駆動脚（１１〜１４或いは３１〜３４）及び出力
線（２１〜２４或いは５１〜５４）をそれぞれ共用化し
１面積を最小にするため、駆動線の方向と出力線の方向
は直交していた。
この場合、集積回路が即−のＲ・０Ｍ回路から成るとき
、或は出力１１１１にマルチブレクザーを有し、最終出
力線の数が少ないときは問題ないが、ＰＬＡ等の論理回
路に用いられる固定記憶素子マトリックスにおいては出
力線数が数十本以上になる曜１合が多く、集積回路テッ
プの１／イアウド設計に制約を与える欠点があった。
、或は出力１１１１にマルチブレクザーを有し、最終出
力線の数が少ないときは問題ないが、ＰＬＡ等の論理回
路に用いられる固定記憶素子マトリックスにおいては出
力線数が数十本以上になる曜１合が多く、集積回路テッ
プの１／イアウド設計に制約を与える欠点があった。
（３）発明の目的
本発明の目的は配線層の追加、或いは配線のすき間を利
用することによって、マトリックス上で駆動線または出
力線の方向を変換し、駆動線の入力方向と出力線の出力
方向全平行にし。
用することによって、マトリックス上で駆動線または出
力線の方向を変換し、駆動線の入力方向と出力線の出力
方向全平行にし。
上記レイアウト設計上の制約全除去して、集積度の高い
集積回路チッジの設計を可能にするものである。
集積回路チッジの設計を可能にするものである。
（４）発明の構成
本発明によれば、複数（Ｍ本）の駆動線と複数（Ｎ本）
の出力線を有するＭＸＮの固定記憶素子マ） ＋７ツク
スにおいて、駆動線の大刀方向と出力線の出力方向を平
行にした事を特徴とする固定記憶素子マトリックスが得
られる。
の出力線を有するＭＸＮの固定記憶素子マ） ＋７ツク
スにおいて、駆動線の大刀方向と出力線の出力方向を平
行にした事を特徴とする固定記憶素子マトリックスが得
られる。
（５）実施例
次に本発明の実施例について図面を参照して説明する。
第２図は本発明の一害飾例を示す図で（ａｌは等価回路
図、（ｂ）はシリコンゲートＭＯ８構造と２層アルミ配
線構造を用いて実現した平面図である。図において３１
〜３４は駆動線でポリシリコン層を用いている。５１〜
５４は出力線で１層目のアルミ配線層を用いており固定
記憶素子であるＭＯＳ ）シンシスターのドレイン領域
とはコンタクト穴７ｏを介して接続されている。ＭＯＳ
トランジスターのソース中ドレイン領域は図ではｌｏ
ｏで示される。また６１〜６４は出力線の方向を駆動線
の方向と平行に取り出したもので、２層目のアルミ配線
層を用いて１層目のアルミ配線層による出力線５１〜５
４からスルーホール８０を介してそれぞれ接続されてい
る。このように本実施例の４×４の固定記憶集子マ）
ＩＪソックスは３１〜３４の４本の駆動線と６１〜６４
の４本の出力線の方向が平行となり集積回路チップのレ
イアウト設計上の制約ヶ少なくすることができる。なお
本実施例においては、２層目のアルミ配線層６１〜６４
をポリシリコン層３１〜３４に重ね、またスルーホール
もポリノリコン層の上に配置したが、これらの位置はマ
トリックス内で自由に取ることが可能である。
図、（ｂ）はシリコンゲートＭＯ８構造と２層アルミ配
線構造を用いて実現した平面図である。図において３１
〜３４は駆動線でポリシリコン層を用いている。５１〜
５４は出力線で１層目のアルミ配線層を用いており固定
記憶素子であるＭＯＳ ）シンシスターのドレイン領域
とはコンタクト穴７ｏを介して接続されている。ＭＯＳ
トランジスターのソース中ドレイン領域は図ではｌｏ
ｏで示される。また６１〜６４は出力線の方向を駆動線
の方向と平行に取り出したもので、２層目のアルミ配線
層を用いて１層目のアルミ配線層による出力線５１〜５
４からスルーホール８０を介してそれぞれ接続されてい
る。このように本実施例の４×４の固定記憶集子マ）
ＩＪソックスは３１〜３４の４本の駆動線と６１〜６４
の４本の出力線の方向が平行となり集積回路チップのレ
イアウト設計上の制約ヶ少なくすることができる。なお
本実施例においては、２層目のアルミ配線層６１〜６４
をポリシリコン層３１〜３４に重ね、またスルーホール
もポリノリコン層の上に配置したが、これらの位置はマ
トリックス内で自由に取ることが可能である。
第３図は本発明の第２の実施例を示す図で、ｆａｔは等
価回路図、（ｂ）は１層アルミ配線によるシリコングー
）ＭＯＳを用いて実現した平面図である。図において３
１〜３４．５１〜５４．７０及び１００は第２図に於け
ると同様にそれぞれポリシリコン層によるｉ動線、１層
アルミ配線による出力ｆｆＭ、 ＭＯＳ トランジスタ
ーのドレイン領域とのコンタクト穴及びＭＯＳ ）シン
シスターのソース・ドレイン領域を示す。また４１〜４
４は１層アルミ配線層を用いて、同じく１層アルミ配線
層である５１〜５４の出方線の間を利用して駆動線３１
〜３４をポリシリコンとアルミ配線間のコンタクト穴９
ｏを介して出方線５１〜５４と平行になるように取出し
たものである。このように水弟２の実施例では、駆動線
側を垂直方向に取出すことによって駆動線側と出力線側
の方向を平行にしている。なお水弟２の実施例ではアル
ミ配線層をｌｉだけ使用しているため出力１５ｔ〜５４
のピッチを少し広ける必要が出たが、２層アルミ構造を
利用すればピッチの増加は少なくて済む。また出方線数
に比べ入力線数が少ない場合もピッチの増加の影鞠は少
なくなる。
価回路図、（ｂ）は１層アルミ配線によるシリコングー
）ＭＯＳを用いて実現した平面図である。図において３
１〜３４．５１〜５４．７０及び１００は第２図に於け
ると同様にそれぞれポリシリコン層によるｉ動線、１層
アルミ配線による出力ｆｆＭ、 ＭＯＳ トランジスタ
ーのドレイン領域とのコンタクト穴及びＭＯＳ ）シン
シスターのソース・ドレイン領域を示す。また４１〜４
４は１層アルミ配線層を用いて、同じく１層アルミ配線
層である５１〜５４の出方線の間を利用して駆動線３１
〜３４をポリシリコンとアルミ配線間のコンタクト穴９
ｏを介して出方線５１〜５４と平行になるように取出し
たものである。このように水弟２の実施例では、駆動線
側を垂直方向に取出すことによって駆動線側と出力線側
の方向を平行にしている。なお水弟２の実施例ではアル
ミ配線層をｌｉだけ使用しているため出力１５ｔ〜５４
のピッチを少し広ける必要が出たが、２層アルミ構造を
利用すればピッチの増加は少なくて済む。また出方線数
に比べ入力線数が少ない場合もピッチの増加の影鞠は少
なくなる。
以上の実施例においてはシリコングー） ＭＯ８構造に
ついて適用した例を説明したが１本発明は他の構造のＭ
ＯＳやバイボーラーグロセスにも同様に適用可能である
。
ついて適用した例を説明したが１本発明は他の構造のＭ
ＯＳやバイボーラーグロセスにも同様に適用可能である
。
また、駆動線側と出力線側のどちらの向きを変更して平
行にするかの判断拐料としては、これらの配線が固定記
憶素子マトリックスからはみ出さないようにするために
は線数の少ない方の向きを変更すべきであるし、固定記
憶素子マトリックスの出力線の配線浮遊容量を減らし、
動作速度を向上させるためには、駆動線側に配線を追加
して向きを変更すべきである。
行にするかの判断拐料としては、これらの配線が固定記
憶素子マトリックスからはみ出さないようにするために
は線数の少ない方の向きを変更すべきであるし、固定記
憶素子マトリックスの出力線の配線浮遊容量を減らし、
動作速度を向上させるためには、駆動線側に配線を追加
して向きを変更すべきである。
（７）発明の効果
本発明は以上説明したように２１〜アルミ配線構造成い
はｌ／＊アルミの出力線の間を利用し、駆動線の方向と
出力線の方向を平行にすることによって固定記憶素子マ
トリックスのレイアウト設計上の制約を少なくする効果
かある。
はｌ／＊アルミの出力線の間を利用し、駆動線の方向と
出力線の方向を平行にすることによって固定記憶素子マ
トリックスのレイアウト設計上の制約を少なくする効果
かある。
第１図は従来の固定記憶素子マトリックスの例。
第２図は本発明の第１の実施例の図で（ａｔは等価回路
図、（ｂｌは２層アルミシリコンゲートＭＯ８ＩＦｊ造
を用いて実現した平面図である。第３図は本発明の第２
の実施例の図で（ａｌは等価回路図、 ｆｂｌは１層ア
ルミシリコンゲートＭＯ８構造を用いて実現した平面図
である。 図において、３１〜３４・・・・・・ポリシリコン層を
用いた駆動線、４１〜４４・・・・・・１層アルミを用
いた駆動線、５１〜５４・・・・・・１層アルミを用い
た出力線、６１〜６４・・・・・・２層目のアルミを用
いた出力線、７０・・・・・・ドレイン領域と１層アル
ミとのコンタクト穴、８０・・・・・・１層目アルミと
２層目アルミとの間のスルーホール、９０・・・・・・
ポリシリコンと１層アルミとの間のコンタクト穴、１０
０・−・・・・ＭＯＳ）ランシスターのソース・ドレイ
ン領域を示す。
図、（ｂｌは２層アルミシリコンゲートＭＯ８ＩＦｊ造
を用いて実現した平面図である。第３図は本発明の第２
の実施例の図で（ａｌは等価回路図、 ｆｂｌは１層ア
ルミシリコンゲートＭＯ８構造を用いて実現した平面図
である。 図において、３１〜３４・・・・・・ポリシリコン層を
用いた駆動線、４１〜４４・・・・・・１層アルミを用
いた駆動線、５１〜５４・・・・・・１層アルミを用い
た出力線、６１〜６４・・・・・・２層目のアルミを用
いた出力線、７０・・・・・・ドレイン領域と１層アル
ミとのコンタクト穴、８０・・・・・・１層目アルミと
２層目アルミとの間のスルーホール、９０・・・・・・
ポリシリコンと１層アルミとの間のコンタクト穴、１０
０・−・・・・ＭＯＳ）ランシスターのソース・ドレイ
ン領域を示す。
Claims (1)
- 複数（Ｍ本）の駆動線と複数（Ｎ本）の出力線を有する
ＭＸＮの固定記憶素子マトリックスにおいて、前記駆動
線の入力方向と前記出力線の出力方向を平行にした事を
特徴とする固定記憶素子マトリックス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145922A JPS6037764A (ja) | 1983-08-10 | 1983-08-10 | 固定記憶素子マトリツクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145922A JPS6037764A (ja) | 1983-08-10 | 1983-08-10 | 固定記憶素子マトリツクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037764A true JPS6037764A (ja) | 1985-02-27 |
| JPH0348668B2 JPH0348668B2 (ja) | 1991-07-25 |
Family
ID=15396181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145922A Granted JPS6037764A (ja) | 1983-08-10 | 1983-08-10 | 固定記憶素子マトリツクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234047A (ja) * | 1985-04-10 | 1986-10-18 | Matsushita Electronics Corp | 集積回路素子 |
| JPS6384217U (ja) * | 1986-11-19 | 1988-06-02 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57189394A (en) * | 1981-05-19 | 1982-11-20 | Toshiba Corp | Semiconductor memory |
| JPS57198600A (en) * | 1981-05-30 | 1982-12-06 | Matsushita Electric Ind Co Ltd | Random access memory |
-
1983
- 1983-08-10 JP JP58145922A patent/JPS6037764A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57189394A (en) * | 1981-05-19 | 1982-11-20 | Toshiba Corp | Semiconductor memory |
| JPS57198600A (en) * | 1981-05-30 | 1982-12-06 | Matsushita Electric Ind Co Ltd | Random access memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234047A (ja) * | 1985-04-10 | 1986-10-18 | Matsushita Electronics Corp | 集積回路素子 |
| JPS6384217U (ja) * | 1986-11-19 | 1988-06-02 | ||
| JPH0315058Y2 (ja) * | 1986-11-19 | 1991-04-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348668B2 (ja) | 1991-07-25 |
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