JP2641818B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2641818B2 JP2641818B2 JP19138791A JP19138791A JP2641818B2 JP 2641818 B2 JP2641818 B2 JP 2641818B2 JP 19138791 A JP19138791 A JP 19138791A JP 19138791 A JP19138791 A JP 19138791A JP 2641818 B2 JP2641818 B2 JP 2641818B2
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- Japan
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- gates
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- transistor
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイ方式の半
導体集積回路に関する。
導体集積回路に関する。
【０００２】
【従来の技術】全工程最後の配線工程前までは論理回路
に無関係に大量生産し得る、基本トランジスタ構造を有
する基本セルを多数備えたゲートアレイ方式が従来より
用いられている。
に無関係に大量生産し得る、基本トランジスタ構造を有
する基本セルを多数備えたゲートアレイ方式が従来より
用いられている。
【０００３】
【発明が解決しようとする課題】上記ゲートアレイ方式
を用いてアナログ回路を構成する場合、互いに寸法の異
なる種々のトランジスタが必要となる。これを実現する
方法の１つとして連続的又は段階的に寸法を変えた多数
のトランジスタを備えることが提案されている（特開平
３−２３６６７号公報参照）。しかしこの方式では大き
いトランジスタと小さいトランジスタを組合せる必要が
ある場合に配線が長くなり、配線容量が増し、雑音等の
影響が大きくなり、また配線の面積が増すため半導体チ
ップが大きくなってしまうという問題がある。
を用いてアナログ回路を構成する場合、互いに寸法の異
なる種々のトランジスタが必要となる。これを実現する
方法の１つとして連続的又は段階的に寸法を変えた多数
のトランジスタを備えることが提案されている（特開平
３−２３６６７号公報参照）。しかしこの方式では大き
いトランジスタと小さいトランジスタを組合せる必要が
ある場合に配線が長くなり、配線容量が増し、雑音等の
影響が大きくなり、また配線の面積が増すため半導体チ
ップが大きくなってしまうという問題がある。
【０００４】また従来のゲートアレイ方式は、通常、多
数の基本トランジスタ構造を構成するゲートが所定の一
方向に並んでいるという方向性を有するため、回路配
置、配線の自由度が制限され、この点からも回路の冗長
性が助長される結果となっている。これを解決する方法
の１つとして複数の方向に延びるゲートを備えた基本ト
ランジスタ構造が提案されている（特開平３−１６１７
４号公報参照）。しかしこの方式では寸法の異なるトラ
ンジスタを実現するのが難しく、従来と同様に小さなト
ランジスタを回路配線で接続して大きなトランジスタと
同等のものを実現するという方法を用いる必要があり、
したがって回路配線が複雑となり、やはり小さなチップ
サイズを実現するのが困難であるという問題がある。
数の基本トランジスタ構造を構成するゲートが所定の一
方向に並んでいるという方向性を有するため、回路配
置、配線の自由度が制限され、この点からも回路の冗長
性が助長される結果となっている。これを解決する方法
の１つとして複数の方向に延びるゲートを備えた基本ト
ランジスタ構造が提案されている（特開平３−１６１７
４号公報参照）。しかしこの方式では寸法の異なるトラ
ンジスタを実現するのが難しく、従来と同様に小さなト
ランジスタを回路配線で接続して大きなトランジスタと
同等のものを実現するという方法を用いる必要があり、
したがって回路配線が複雑となり、やはり小さなチップ
サイズを実現するのが困難であるという問題がある。
【０００５】本発明は、上記事情に鑑み、必要に応じて
種々の寸法トランジスタを実現することができ、しかも
縦横の方向性をなくしたゲートアレイ方式の半導体装置
を提供することを目的とする。
種々の寸法トランジスタを実現することができ、しかも
縦横の方向性をなくしたゲートアレイ方式の半導体装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体集積回路は、ゲートアレイ方式の半導
体集積回路において、互いに交差して異なる方向に延び
かつ互いに絶縁された複数のゲートを備えた基本トラン
ジスタ構造を有することを特徴とするものである。
の本発明の半導体集積回路は、ゲートアレイ方式の半導
体集積回路において、互いに交差して異なる方向に延び
かつ互いに絶縁された複数のゲートを備えた基本トラン
ジスタ構造を有することを特徴とするものである。
【０００７】ここで上記「互いに交差して」は、１つの
基本トランジスタ構造を構成する複数のゲートのそれぞ
れが他の全てのゲートと交差することを意味するもので
はなく、一つの基本トランジスタ構造内に３本以上のゲ
ートが存在する場合、これらのゲートのそれぞれが、他
の少なくとも１本のゲートと交差していればよいことを
意味している。
基本トランジスタ構造を構成する複数のゲートのそれぞ
れが他の全てのゲートと交差することを意味するもので
はなく、一つの基本トランジスタ構造内に３本以上のゲ
ートが存在する場合、これらのゲートのそれぞれが、他
の少なくとも１本のゲートと交差していればよいことを
意味している。
【０００８】
【作用】上記本発明の半導体集積回路は、上記複数のゲ
ートを備えているため、これら複数のゲートのうちの１
つを通常のゲートとして用い、他のゲートをオンもしく
はオフすることにより、互いに隣接した複数のトランジ
スタを互いに独立なトランジスタとして用いることもで
き、またこれら複数のトランジスタを寸法の大きな１つ
のトランジスタとして用いることもでき、したがって回
路配線の際に必要に応じて種々の寸法のトランジスタを
実現することができる。
ートを備えているため、これら複数のゲートのうちの１
つを通常のゲートとして用い、他のゲートをオンもしく
はオフすることにより、互いに隣接した複数のトランジ
スタを互いに独立なトランジスタとして用いることもで
き、またこれら複数のトランジスタを寸法の大きな１つ
のトランジスタとして用いることもでき、したがって回
路配線の際に必要に応じて種々の寸法のトランジスタを
実現することができる。
【０００９】また上記複数のゲートのうち、例えば縦方
向に延びるゲートを通常のゲートとして用いることもで
き、また例えば横方向に延びるゲートを通常のゲートと
して用いることもでき、したがって縦横の方向性がなく
なり、これにより回路配置、配線の自由度が向上する。
これらが相俟って、回路の冗長性が減少し、より小さな
チップ内に所定の機能を有する半導体回路を収納するこ
とができることとなる。
向に延びるゲートを通常のゲートとして用いることもで
き、また例えば横方向に延びるゲートを通常のゲートと
して用いることもでき、したがって縦横の方向性がなく
なり、これにより回路配置、配線の自由度が向上する。
これらが相俟って、回路の冗長性が減少し、より小さな
チップ内に所定の機能を有する半導体回路を収納するこ
とができることとなる。
【００１０】
【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。図１は、本発明の一実施例に係る半導体
集積回路を構成するＮチャンネルの基本トランジスタ構
造（基本セル）を表わした模式平面図、図２は図１に示
すＸ−Ｘ’に沿う模式断面図、図３は図１に示す基本セ
ルの回路図である。
いて説明する。図１は、本発明の一実施例に係る半導体
集積回路を構成するＮチャンネルの基本トランジスタ構
造（基本セル）を表わした模式平面図、図２は図１に示
すＸ−Ｘ’に沿う模式断面図、図３は図１に示す基本セ
ルの回路図である。
【００１１】図の横方向に１本のゲート１０が延び、こ
のゲート１０と交差するように２本のゲート１２、１４
が縦方向に延びている。これらのゲート１０、１２、１
４は、図２に示すように、絶縁層１１を挾み互いに絶縁
されている。またこれらのゲート１０、１２、１４の周
りには、これらのゲート１０、１２、１４の重なった部
分の近傍の領域１６、１８を除き、拡散層２０、２２、
２４、２６、２８、３０が形成されており、アルミニウ
ム配線によりそれぞれソース電極３２、３４、３６、ド
レイン電極３８、４０、４２として取り出されている。
のゲート１０と交差するように２本のゲート１２、１４
が縦方向に延びている。これらのゲート１０、１２、１
４は、図２に示すように、絶縁層１１を挾み互いに絶縁
されている。またこれらのゲート１０、１２、１４の周
りには、これらのゲート１０、１２、１４の重なった部
分の近傍の領域１６、１８を除き、拡散層２０、２２、
２４、２６、２８、３０が形成されており、アルミニウ
ム配線によりそれぞれソース電極３２、３４、３６、ド
レイン電極３８、４０、４２として取り出されている。
【００１２】この図１に示す基本トランジスタ構造は、
図３に示すように接続されたトランジスタ回路と考える
ことができ、例えばゲート１０を通常のゲート、ゲート
１２、１４をコントロールゲートとして用いることと
し、ゲート１２、１４を共にオフにするとトランジスタ
４４、４６、４８がゲート１０により同時に制御される
互いに異なるトランジスタとして働き、ゲート１２をオ
ン、ゲート１４をオフにすると２つのトランジスタ４
４、４６は一体的な１つのトランジスタとして働くとと
もにトランジスタ４８は独立したトランジスタとして働
き、ゲート１２、１４を共にオンにすると３つのトラン
ジスタ４４、４６、４８が一体的な１つのトランジスタ
として働くこととなる。このようにゲート１２、１４を
制御するだけで寸法の大きさの異なるトランジスタを容
易に実現することができる。なお、通常のゲートとコン
トロールゲートはその構造上の差異はないため、例えば
ゲート１０をコントロールゲートとして用いることもで
き、したがって基本的に縦横の方向性のない基本セルが
実現され、この点からも回路配置、配線の自由度が大き
くなり、集積度の高い回路を構成することができること
となる。
図３に示すように接続されたトランジスタ回路と考える
ことができ、例えばゲート１０を通常のゲート、ゲート
１２、１４をコントロールゲートとして用いることと
し、ゲート１２、１４を共にオフにするとトランジスタ
４４、４６、４８がゲート１０により同時に制御される
互いに異なるトランジスタとして働き、ゲート１２をオ
ン、ゲート１４をオフにすると２つのトランジスタ４
４、４６は一体的な１つのトランジスタとして働くとと
もにトランジスタ４８は独立したトランジスタとして働
き、ゲート１２、１４を共にオンにすると３つのトラン
ジスタ４４、４６、４８が一体的な１つのトランジスタ
として働くこととなる。このようにゲート１２、１４を
制御するだけで寸法の大きさの異なるトランジスタを容
易に実現することができる。なお、通常のゲートとコン
トロールゲートはその構造上の差異はないため、例えば
ゲート１０をコントロールゲートとして用いることもで
き、したがって基本的に縦横の方向性のない基本セルが
実現され、この点からも回路配置、配線の自由度が大き
くなり、集積度の高い回路を構成することができること
となる。
【００１３】図４は、本発明の他の実施例に係る、多数
配列された基本セルを用いて構成された回路配線図、図
５は図４に示す回路配線に対応する回路図である。これ
らの図において互いに対応する要素には互いに同一の記
号を付して示す。ここでＴ１、Ｔ２、…、Ｔ８は各トラ
ンジスタを表わしており、Ｓ１、Ｓ２、…、Ｓ８及びＤ
１、Ｄ２、…、Ｄ８は各トランジスタＴ１、Ｔ２、…、
Ｔ８のそれぞれ各ソース領域、ドレイン領域を表わして
いる。
配列された基本セルを用いて構成された回路配線図、図
５は図４に示す回路配線に対応する回路図である。これ
らの図において互いに対応する要素には互いに同一の記
号を付して示す。ここでＴ１、Ｔ２、…、Ｔ８は各トラ
ンジスタを表わしており、Ｓ１、Ｓ２、…、Ｓ８及びＤ
１、Ｄ２、…、Ｄ８は各トランジスタＴ１、Ｔ２、…、
Ｔ８のそれぞれ各ソース領域、ドレイン領域を表わして
いる。
【００１４】また図５に示す各トランジスタＴ１、Ｔ
２、…Ｔ８に付記されているかっこ内の数字は、図４に
示す１つの基本セル全体を１つのトランジスタとして用
いた場合を１とし、その半分の面積のみを１つのトラン
ジスタとして用いた場合を１／２、２つの基本セルを１
つのトランジスタとして用いた場合を２として表示した
ものである。
２、…Ｔ８に付記されているかっこ内の数字は、図４に
示す１つの基本セル全体を１つのトランジスタとして用
いた場合を１とし、その半分の面積のみを１つのトラン
ジスタとして用いた場合を１／２、２つの基本セルを１
つのトランジスタとして用いた場合を２として表示した
ものである。
【００１５】図４に示す基本セル５０では、横方向に延
びるゲート５１が通常のゲートとして用いられており、
縦方向に延びるゲート５２がコントロールゲートとして
用いられている。ここで、このコントロールゲート５２
は接地されており、したがってトランジスタＴ１は、面
積が１／２のトランジスタとなる。また基本セル６０、
７０では、横方向に延びるゲート６１、７１が互いに接
続されて通常のゲートとして用いられ、縦方向に延びる
ゲート６２、７２が互いに接続されて電源ＶDDに接続さ
れている。またこれら２つの基本セル６０、７０のドレ
イン領域及びソース領域もそれぞれ互いに接続されてい
る。したがって、トランジスタＴ２は、面積が２のトラ
ンジスタとなる。
びるゲート５１が通常のゲートとして用いられており、
縦方向に延びるゲート５２がコントロールゲートとして
用いられている。ここで、このコントロールゲート５２
は接地されており、したがってトランジスタＴ１は、面
積が１／２のトランジスタとなる。また基本セル６０、
７０では、横方向に延びるゲート６１、７１が互いに接
続されて通常のゲートとして用いられ、縦方向に延びる
ゲート６２、７２が互いに接続されて電源ＶDDに接続さ
れている。またこれら２つの基本セル６０、７０のドレ
イン領域及びソース領域もそれぞれ互いに接続されてい
る。したがって、トランジスタＴ２は、面積が２のトラ
ンジスタとなる。
【００１６】また基本セル８０では上記とは逆に縦方向
に延びるゲート８２が通常のゲート、横方向に延びるゲ
ート８１がコントロールゲートとして用いられており、
このコントロールゲート８１が接地されているため、こ
のトランジスタＴ６、Ｔ７は、ゲート８２で同時に制御
されるそれぞれが面積１／２のトランジスタとなる。ま
た基本セル９０では縦横に延びる２本のゲート９１、９
２が互いに接続されるとともに４つの拡散領域９３、９
４、９５、９６が互いに接続され、これによりこの拡散
領域９３、９４、９５、９６とゲート９１、９２との間
にコンデンサＣが形成されている。
に延びるゲート８２が通常のゲート、横方向に延びるゲ
ート８１がコントロールゲートとして用いられており、
このコントロールゲート８１が接地されているため、こ
のトランジスタＴ６、Ｔ７は、ゲート８２で同時に制御
されるそれぞれが面積１／２のトランジスタとなる。ま
た基本セル９０では縦横に延びる２本のゲート９１、９
２が互いに接続されるとともに４つの拡散領域９３、９
４、９５、９６が互いに接続され、これによりこの拡散
領域９３、９４、９５、９６とゲート９１、９２との間
にコンデンサＣが形成されている。
【００１７】以上のようにして配線することにより図５
に示す回路が実現されるが、縦横のいずれのゲートも通
常のゲート、コントロールゲートとして用いることがで
き、またコントロールゲートを接地するか電源ＶDDに接
続されるかに応じて寸法の異なるトランジスタを構成す
ることができ、このように回路構成、配線の自由度が大
きく、したがって所定の機能を有する回路をより小さな
チップ内に形成することができることとなる。
に示す回路が実現されるが、縦横のいずれのゲートも通
常のゲート、コントロールゲートとして用いることがで
き、またコントロールゲートを接地するか電源ＶDDに接
続されるかに応じて寸法の異なるトランジスタを構成す
ることができ、このように回路構成、配線の自由度が大
きく、したがって所定の機能を有する回路をより小さな
チップ内に形成することができることとなる。
【００１８】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、互いに交差して異なる方向に延びかつ互いに
絶縁された複数のゲートを備えた基本トランジスタ構造
を有しているため、回路配線の際にゲートをコントロー
ルするだけで必要に応じて寸法の異なるトランジスタを
実現することができ、また縦横の方向性も解消され、こ
れにより回路の冗長性が減少し、所定の機能がより小さ
なチップ内に収納された半導体回路が実現される。
積回路は、互いに交差して異なる方向に延びかつ互いに
絶縁された複数のゲートを備えた基本トランジスタ構造
を有しているため、回路配線の際にゲートをコントロー
ルするだけで必要に応じて寸法の異なるトランジスタを
実現することができ、また縦横の方向性も解消され、こ
れにより回路の冗長性が減少し、所定の機能がより小さ
なチップ内に収納された半導体回路が実現される。
【図１】本発明の一実施例に係る半導体集積回路を構成
するＮチャンネルの基本トランジスタ構造を表わした模
式平面図である。
するＮチャンネルの基本トランジスタ構造を表わした模
式平面図である。
【図２】図１に示すＸ−Ｘ’に沿う模式断面図である。
【図３】図１に示す基本トランジスタ構造の回路図であ
る。
る。
【図４】本発明の他の実施例に係る、基本セルを用いて
構成された回路配線図である。
構成された回路配線図である。
【図５】図４に示す回路配線に対応する回路図である。
１０、１２、１４ ゲート １１ 絶縁層 ２０、２２、２４、２６、２８、３０ 拡散層 ３２、３４、３６ ソース電極 ３８、４０、４２ ドレイン電極 ４４、４６、４８ トランジスタ ５０、６０、７０、８０、９０ 基本セル ５１、５２、６１、６２、７１、７２、８１、８２、９
１、９２ ゲート
１、９２ ゲート
Claims (1)
- 【請求項１】 ゲートアレイ方式の半導体集積回路にお
いて、 互いに交差して異なる方向に延びかつ互いに絶縁された
複数のゲートを備えた基本トランジスタ構造を有するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19138791A JP2641818B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19138791A JP2641818B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536943A JPH0536943A (ja) | 1993-02-12 |
| JP2641818B2 true JP2641818B2 (ja) | 1997-08-20 |
Family
ID=16273756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19138791A Expired - Fee Related JP2641818B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641818B2 (ja) |
-
1991
- 1991-07-31 JP JP19138791A patent/JP2641818B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0536943A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970318 |
|
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