JP3253549B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける電源供給配線や、クロック信号の様な特殊信号用
配線の配置を改善した半導体集積回路装置に関する。
おける電源供給配線や、クロック信号の様な特殊信号用
配線の配置を改善した半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置とし
ては、次のようなものがあった。
ては、次のようなものがあった。
【０００３】図５は、従来の半導体集積回路装置におけ
る電源供給配線の配置図である。なお、電源供給配線
は、本来、電源線と接地線の２本の配線から構成されて
いるものであるが、以下では、説明を簡単にするため電
源線のみの配線を図示して説明することにする。
る電源供給配線の配置図である。なお、電源供給配線
は、本来、電源線と接地線の２本の配線から構成されて
いるものであるが、以下では、説明を簡単にするため電
源線のみの配線を図示して説明することにする。
【０００４】この半導体集積回路装置を構成するチップ
には、１つ以上の機能を持ったマクロ・ブロック１０１
と、複数のセル列１０２を配置したセル列領域１０３と
が形成され、さらにチップ周縁部にはＩ／Ｏセル領域１
０４が形成されている。ここで、マクロ・ブロック１０
１は、ＣＰＵやＲＡＭ、ＲＯＭのメモリで構成され、各
セル列１０２は、複数の論理ゲートセルが連設されて構
成されている。また、Ｉ／Ｏセル領域１０４には、外部
との信号入出力を行うＩ／Ｏセル１０５が複数配列され
ている。
には、１つ以上の機能を持ったマクロ・ブロック１０１
と、複数のセル列１０２を配置したセル列領域１０３と
が形成され、さらにチップ周縁部にはＩ／Ｏセル領域１
０４が形成されている。ここで、マクロ・ブロック１０
１は、ＣＰＵやＲＡＭ、ＲＯＭのメモリで構成され、各
セル列１０２は、複数の論理ゲートセルが連設されて構
成されている。また、Ｉ／Ｏセル領域１０４には、外部
との信号入出力を行うＩ／Ｏセル１０５が複数配列され
ている。
【０００５】マクロ・ブロック１０１及び各セル列１０
２の電源は、Ｉ／Ｏセル１０５から供給されている。す
なわち、チップの上側から引き出されている電源供給配
線（電源線／接地線）１１０Ａは、チップ上側のＩ／Ｏ
セル１０５から直接、セル列１０２に接続され、セル列
１０２自身に配された電源供給用パターン及び電源供給
配線１１０Ｂを介して、電源供給配線１１０Ｃに接続さ
れている。
２の電源は、Ｉ／Ｏセル１０５から供給されている。す
なわち、チップの上側から引き出されている電源供給配
線（電源線／接地線）１１０Ａは、チップ上側のＩ／Ｏ
セル１０５から直接、セル列１０２に接続され、セル列
１０２自身に配された電源供給用パターン及び電源供給
配線１１０Ｂを介して、電源供給配線１１０Ｃに接続さ
れている。
【０００６】さらに、チップの下側から引き出されてい
る電源供給配線１１０Ｄは、チップ下側のＩ／Ｏセル１
０５からマクロ・ブロック１０１が持つ電源リングに接
続され、その電源リングを介して電源供給配線１１０Ｃ
からセル列１０２へ電源の供給がなされている。
る電源供給配線１１０Ｄは、チップ下側のＩ／Ｏセル１
０５からマクロ・ブロック１０１が持つ電源リングに接
続され、その電源リングを介して電源供給配線１１０Ｃ
からセル列１０２へ電源の供給がなされている。
【０００７】また、セル列１０２への電源供給は、チッ
プの左右方向からも行われている。すなわち、チップの
左右側からそれぞれ引き出されている電源供給配線１１
０Ｅは、チップ左右側の各Ｉ／Ｏセル１０５から引き出
されて、セル列１０２自身の電源供給用パターン及び電
源供給配線１１０Ｆを介して、セル列間の電源供給配線
１１０Ｇに接続されている。
プの左右方向からも行われている。すなわち、チップの
左右側からそれぞれ引き出されている電源供給配線１１
０Ｅは、チップ左右側の各Ｉ／Ｏセル１０５から引き出
されて、セル列１０２自身の電源供給用パターン及び電
源供給配線１１０Ｆを介して、セル列間の電源供給配線
１１０Ｇに接続されている。
【０００８】図６は、上記マクロ・ブロック１０１の電
源リング周辺部の詳細を示す図である。
源リング周辺部の詳細を示す図である。
【０００９】通常、マクロ・ブロックにおける電源供給
配線は、ＣＡＤ等を用いる自動配線技術の制約等によ
り、マクロ・ブロックの外周にリング状に配置される
（電源リング）。同図６に示すように、マクロ・ブロッ
ク１０１の外周部には、該マクロ・ブロック１０１の電
源リング１０１Ａを構成するリング状の接地線１０１ａ
及び電源線１０１ｂが順次配置されている。
配線は、ＣＡＤ等を用いる自動配線技術の制約等によ
り、マクロ・ブロックの外周にリング状に配置される
（電源リング）。同図６に示すように、マクロ・ブロッ
ク１０１の外周部には、該マクロ・ブロック１０１の電
源リング１０１Ａを構成するリング状の接地線１０１ａ
及び電源線１０１ｂが順次配置されている。
【００１０】そして、上述したように、この電源リング
１０１Ａには、Ｉ／Ｏセル１０５から電源供給配線１１
０Ｄを介して電源が供給され、さらに電源リング１０１
Ａと電源供給配線１１０Ｃを介してセル列１０２へ電源
が供給される。
１０１Ａには、Ｉ／Ｏセル１０５から電源供給配線１１
０Ｄを介して電源が供給され、さらに電源リング１０１
Ａと電源供給配線１１０Ｃを介してセル列１０２へ電源
が供給される。
【００１１】図７は、従来の半導体集積回路装置におけ
るクロック供給配線の配置図である。 この半導体集積
回路装置を構成するチップには、図５に示したマクロ・
ブロック１０１に相当するマクロ・ブロック２０１と、
セル列１０２に相当するセル列２０２，２０３，２０４
と、Ｉ／Ｏセル１０５に相当するＩ／Ｏセル２０５とが
形成されている。そして、チップ下側のＩ／Ｏセル領域
の一部には、セル列２０２〜２０４に供給するための内
部クロック信号を生成するＰＬＬ回路等から成る内部ク
ロック生成回路２０５ａが配置されている。
るクロック供給配線の配置図である。 この半導体集積
回路装置を構成するチップには、図５に示したマクロ・
ブロック１０１に相当するマクロ・ブロック２０１と、
セル列１０２に相当するセル列２０２，２０３，２０４
と、Ｉ／Ｏセル１０５に相当するＩ／Ｏセル２０５とが
形成されている。そして、チップ下側のＩ／Ｏセル領域
の一部には、セル列２０２〜２０４に供給するための内
部クロック信号を生成するＰＬＬ回路等から成る内部ク
ロック生成回路２０５ａが配置されている。
【００１２】マクロ・ブロック２０１は、内部クロック
生成回路２０５ａとセル列２０２〜２０４を有するセル
列領域との間に配置され、そのため、内部クロック生成
回路２０５ａからセル列領域へのクロック供給配線２０
６Ａは、マクロ・ブロック２０１を迂回する形で配置さ
れている。
生成回路２０５ａとセル列２０２〜２０４を有するセル
列領域との間に配置され、そのため、内部クロック生成
回路２０５ａからセル列領域へのクロック供給配線２０
６Ａは、マクロ・ブロック２０１を迂回する形で配置さ
れている。
【００１３】そして、内部クロック生成回路２０５ａで
生成された内部クロック信号は、クロック供給配線２０
６Ａを介して各セル列２０２〜２０４のクロックバッフ
ァ２０２ａ，２０３ａ，２０４ａに一旦供給され、この
クロックバッファ２０２ａ〜２０４ａで駆動力を得て、
各セル列２０２〜２０４内の順序回路に供給される。
生成された内部クロック信号は、クロック供給配線２０
６Ａを介して各セル列２０２〜２０４のクロックバッフ
ァ２０２ａ，２０３ａ，２０４ａに一旦供給され、この
クロックバッファ２０２ａ〜２０４ａで駆動力を得て、
各セル列２０２〜２０４内の順序回路に供給される。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路装置では、次のような問題点があっ
た。
来の半導体集積回路装置では、次のような問題点があっ
た。
【００１５】（１）図５に示した従来例では、セル列１
０２への電源供給のうち、チップ上側からの電源供給
は、Ｉ／Ｏセル１０５から直接供給されており、電源供
給配線１１０Ａの配線幅の分だけ供給が行われている。
これに対して、チップ下側からの電源供給は、マクロ・
ブロック１０１が介在しているため、マクロ・ブロック
１０１の外周にある電源リング１０１Ａを介して行われ
ている。これは、マクロ・ブロック１０１の横側を迂回
するよりも電源リング１０１Ａを利用する方がチップ面
積を小さくできる等の点を考慮したものである。
０２への電源供給のうち、チップ上側からの電源供給
は、Ｉ／Ｏセル１０５から直接供給されており、電源供
給配線１１０Ａの配線幅の分だけ供給が行われている。
これに対して、チップ下側からの電源供給は、マクロ・
ブロック１０１が介在しているため、マクロ・ブロック
１０１の外周にある電源リング１０１Ａを介して行われ
ている。これは、マクロ・ブロック１０１の横側を迂回
するよりも電源リング１０１Ａを利用する方がチップ面
積を小さくできる等の点を考慮したものである。
【００１６】しかし、チップ下側からセル列１０２に配
される電源供給配線１１０Ｃの配線幅の合計（Ｐ１＋Ｐ
２＋Ｐ３：図６参照）が、マクロ・ブロック１０１の電
源リング１０１Ａの配線幅（Ｐ０：図６参照）以上にな
ると、セル列１０２に対するチップ下側からの電源供給
は、マクロ・ブロック１０１の電源リング１０１Ａの配
線幅分だけとなり、セル列１０２への電源供給が不足す
るという問題があった。 例えば、図５に示す従来例の
場合は、セル列１０２に対してチップ下側から合計３本
の電源供給配線が必要であるが、マクロ・ブロック１０
１の電源リング１０１Ａが前記３本以上の幅を持ってな
い場合にはセル列１０２への電源供給が不足することに
なる。
される電源供給配線１１０Ｃの配線幅の合計（Ｐ１＋Ｐ
２＋Ｐ３：図６参照）が、マクロ・ブロック１０１の電
源リング１０１Ａの配線幅（Ｐ０：図６参照）以上にな
ると、セル列１０２に対するチップ下側からの電源供給
は、マクロ・ブロック１０１の電源リング１０１Ａの配
線幅分だけとなり、セル列１０２への電源供給が不足す
るという問題があった。 例えば、図５に示す従来例の
場合は、セル列１０２に対してチップ下側から合計３本
の電源供給配線が必要であるが、マクロ・ブロック１０
１の電源リング１０１Ａが前記３本以上の幅を持ってな
い場合にはセル列１０２への電源供給が不足することに
なる。
【００１７】（２）図７に示した従来例では、内部クロ
ック生成回路２０５ａからセル列領域まで配されたクロ
ック供給配線２０６Ａは、マクロ・ブロック２０１の横
側を迂回する形で配置しているため、チップ面積が増大
するだけでなく、クロック供給配線２０６Ａの配線長が
長くなり、クロックスキューが悪化するという問題があ
った。
ック生成回路２０５ａからセル列領域まで配されたクロ
ック供給配線２０６Ａは、マクロ・ブロック２０１の横
側を迂回する形で配置しているため、チップ面積が増大
するだけでなく、クロック供給配線２０６Ａの配線長が
長くなり、クロックスキューが悪化するという問題があ
った。
【００１８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、チップ面積を
増大させることなく、セル列領域への電源供給を十分行
うことができるように電源供給配線を配置した半導体集
積回路装置を提供することである。またその他の目的
は、セル列領域へのクロック供給が最短距離で行え且つ
チップ面積も縮小できるようにクロック供給配線を配置
した半導体集積回路装置を提供することである。
するためになされたもので、その目的は、チップ面積を
増大させることなく、セル列領域への電源供給を十分行
うことができるように電源供給配線を配置した半導体集
積回路装置を提供することである。またその他の目的
は、セル列領域へのクロック供給が最短距離で行え且つ
チップ面積も縮小できるようにクロック供給配線を配置
した半導体集積回路装置を提供することである。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、チップ周縁部に配置され、外
部との信号入出力を行うＩ／Ｏセル領域と、前記Ｉ／Ｏ
セル領域から延設された電源供給配線に接続され、複数
の論理ゲートセルが連設されたセル列を有するセル列領
域と、前記Ｉ／Ｏセル領域と前記セル列領域との間に形
成され、１つ以上の機能を有するマクロ・ブロックと
を、チップ基板上に素子形成領域を介して多層配線構造
で構成した半導体集積回路装置において、前記多層配線
構造における第１層目として形成され、前記マクロ・ブ
ロックを介して前記セル列領域に対向するＩ／Ｏセル領
域から該マクロ・ブロックへ向けて引き出された第１の
電源供給配線を設けると共に、前記マクロ・ブロックの
素子形成領域上に配置された第２層目の配線上に、絶縁
膜を介して第３層目の第２の電源供給配線を設け、第１
層目または第２層目の配線として前記セル列領域から引
き出された第３の電源供給配線と前記第１の電源供給配
線と前記第２の電源供給配線とを同一直線上に接続した
ことにある。
に、第１の発明の特徴は、チップ周縁部に配置され、外
部との信号入出力を行うＩ／Ｏセル領域と、前記Ｉ／Ｏ
セル領域から延設された電源供給配線に接続され、複数
の論理ゲートセルが連設されたセル列を有するセル列領
域と、前記Ｉ／Ｏセル領域と前記セル列領域との間に形
成され、１つ以上の機能を有するマクロ・ブロックと
を、チップ基板上に素子形成領域を介して多層配線構造
で構成した半導体集積回路装置において、前記多層配線
構造における第１層目として形成され、前記マクロ・ブ
ロックを介して前記セル列領域に対向するＩ／Ｏセル領
域から該マクロ・ブロックへ向けて引き出された第１の
電源供給配線を設けると共に、前記マクロ・ブロックの
素子形成領域上に配置された第２層目の配線上に、絶縁
膜を介して第３層目の第２の電源供給配線を設け、第１
層目または第２層目の配線として前記セル列領域から引
き出された第３の電源供給配線と前記第１の電源供給配
線と前記第２の電源供給配線とを同一直線上に接続した
ことにある。
【００２０】この第１の発明によれば、セル列領域への
マクロ・ブロック側からの電源供給は、マクロ・ブロッ
クの電源リングを介することなく、対向するＩ／Ｏセル
領域からセル列領域へ直接に行われる。
マクロ・ブロック側からの電源供給は、マクロ・ブロッ
クの電源リングを介することなく、対向するＩ／Ｏセル
領域からセル列領域へ直接に行われる。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】第２の発明の特徴は、チップ周縁部に配置
され、外部との信号入出力を行うＩ／Ｏセル領域と、前
記Ｉ／Ｏセル領域から延設された特種信号用配線に接続
され、複数の論理ゲートセルが連設されたセル列を有す
るセル列領域と、前記Ｉ／Ｏセル領域と前記セル列領域
との間に形成され、１つ以上の機能を有するマクロ・ブ
ロックとを備えた半導体集積回路装置において、前記セ
ル列領域に対する前記マクロ・ブロック側からの特種信
号用配線は、前記マクロ・ブロックを介して前記セル列
領域に対向するＩ／Ｏセル領域からマクロブロック上を
通るブリッジ状の配線を、前記マクロブロックと電気的
に絶縁した形で延設して構成したことにある。
され、外部との信号入出力を行うＩ／Ｏセル領域と、前
記Ｉ／Ｏセル領域から延設された特種信号用配線に接続
され、複数の論理ゲートセルが連設されたセル列を有す
るセル列領域と、前記Ｉ／Ｏセル領域と前記セル列領域
との間に形成され、１つ以上の機能を有するマクロ・ブ
ロックとを備えた半導体集積回路装置において、前記セ
ル列領域に対する前記マクロ・ブロック側からの特種信
号用配線は、前記マクロ・ブロックを介して前記セル列
領域に対向するＩ／Ｏセル領域からマクロブロック上を
通るブリッジ状の配線を、前記マクロブロックと電気的
に絶縁した形で延設して構成したことにある。
【００２６】この第２の発明によれば、Ｉ／Ｏセル領域
からセル列領域に至る特種信号用配線を配置する場合
に、レイアウト上でマクロ・ブロックが妨げとなってい
るときは、そのマクロ・ブロック上をブリッジして直線
的に最短距離で配置することができる。
からセル列領域に至る特種信号用配線を配置する場合
に、レイアウト上でマクロ・ブロックが妨げとなってい
るときは、そのマクロ・ブロック上をブリッジして直線
的に最短距離で配置することができる。
【００２７】第３の発明の特徴は、チップ周縁部に配置
され、外部との信号入出力を行うＩ／Ｏセル領域と、前
記Ｉ／Ｏセル領域から延設された特種信号用配線に接続
され、複数の論理ゲートセルが連設されたセル列を有す
るセル列領域と、前記Ｉ／Ｏセル領域と前記セル列領域
との間に形成され、１つ以上の機能を有するマクロ・ブ
ロックとを、チップ基板上に素子形成領域を介して多層
配線構造で構成した半導体集積回路装置において、前記
多層配線構造における第１層目として形成され、前記マ
クロ・ブロックを介して前記セル列領域に対向するＩ／
Ｏセル領域から該マクロ・ブロックへ向けて引き出され
た第１の特種信号用配線を設けると共に、前記マクロ・
ブロックの素子形成領域上に配置された第２層目の配線
上に、絶縁膜を介して第３層目の第２の特種信号用配線
を設け、第１層目または第２層目の配線として前記セル
列領域から引き出された第３の特種信号用配線と前記第
１の特種信号用配線と前記第２の特種信号用配線とを同
一直線上に接続したことにある。
され、外部との信号入出力を行うＩ／Ｏセル領域と、前
記Ｉ／Ｏセル領域から延設された特種信号用配線に接続
され、複数の論理ゲートセルが連設されたセル列を有す
るセル列領域と、前記Ｉ／Ｏセル領域と前記セル列領域
との間に形成され、１つ以上の機能を有するマクロ・ブ
ロックとを、チップ基板上に素子形成領域を介して多層
配線構造で構成した半導体集積回路装置において、前記
多層配線構造における第１層目として形成され、前記マ
クロ・ブロックを介して前記セル列領域に対向するＩ／
Ｏセル領域から該マクロ・ブロックへ向けて引き出され
た第１の特種信号用配線を設けると共に、前記マクロ・
ブロックの素子形成領域上に配置された第２層目の配線
上に、絶縁膜を介して第３層目の第２の特種信号用配線
を設け、第１層目または第２層目の配線として前記セル
列領域から引き出された第３の特種信号用配線と前記第
１の特種信号用配線と前記第２の特種信号用配線とを同
一直線上に接続したことにある。
【００２８】この第３の発明によれば、上記第２の発明
と同様の作用を呈する。
と同様の作用を呈する。
【００２９】第４の発明の特徴は、上記第２または第３
の発明において、前記特種信号用配線は、クロック信号
用配線としたことにある。
の発明において、前記特種信号用配線は、クロック信号
用配線としたことにある。
【００３０】この第４の発明によれば、マクロ・ブロッ
ク側のＩ／Ｏセル領域からセル列領域へのクロック信号
の伝達が最短距離で行われる。
ク側のＩ／Ｏセル領域からセル列領域へのクロック信号
の伝達が最短距離で行われる。
【００３１】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
る半導体集積回路装置における電源供給配線の配置図で
ある。
基づいて説明する。図１は、本発明の第１実施形態に係
る半導体集積回路装置における電源供給配線の配置図で
ある。
【００３２】この半導体集積回路装置を構成するチップ
は、図５に示した従来チップと同様に、ＣＰＵやメモリ
等から構成される１つ以上の機能を持ったマクロ・ブロ
ック１と、複数の論理ゲートセルが連設されたセル列
２，３，４を配置したセル列領域５と、外部との信号入
出力を行うＩ／Ｏセル６がチップ周縁部に複数配列され
たＩ／Ｏセル領域７とを備えている。ここで、マクロ・
ブロック１は、チップ下側のＩ／Ｏセル領域６とセル列
領域５との間に配置されている。
は、図５に示した従来チップと同様に、ＣＰＵやメモリ
等から構成される１つ以上の機能を持ったマクロ・ブロ
ック１と、複数の論理ゲートセルが連設されたセル列
２，３，４を配置したセル列領域５と、外部との信号入
出力を行うＩ／Ｏセル６がチップ周縁部に複数配列され
たＩ／Ｏセル領域７とを備えている。ここで、マクロ・
ブロック１は、チップ下側のＩ／Ｏセル領域６とセル列
領域５との間に配置されている。
【００３３】各セル列２〜４への電源は、チップの各辺
のＩ／Ｏ領域７を通して供給されるようになっている。
そのうち、チップ上側から引き出されている電源供給配
線（電源線／接地線）１０Ａ，１１Ａ，１２Ａは、チッ
プ上側のＩ／Ｏセル６から直接にセル列２，３，４に供
給され、セル列２〜４内部に配された電源供給配線１０
Ｂ，１１Ｂ，１２Ｂを介して、セル列２，３，４とマク
ロ・ブロック１との間の電源供給配線１０Ｃ，１１Ｃ，
１２Ｃに接続されている。
のＩ／Ｏ領域７を通して供給されるようになっている。
そのうち、チップ上側から引き出されている電源供給配
線（電源線／接地線）１０Ａ，１１Ａ，１２Ａは、チッ
プ上側のＩ／Ｏセル６から直接にセル列２，３，４に供
給され、セル列２〜４内部に配された電源供給配線１０
Ｂ，１１Ｂ，１２Ｂを介して、セル列２，３，４とマク
ロ・ブロック１との間の電源供給配線１０Ｃ，１１Ｃ，
１２Ｃに接続されている。
【００３４】これに対して、チップ下側から引き出され
た電源供給配線１０Ｄ，１１Ｄ，１２Ｄは、図５に示し
た従来チップのようにマクロ・ブロックの電源リングに
接続されることなく、電源供給配線１０Ｅ，１１Ｅ，１
２Ｅとしてマクロ・ブロック１の上を通り、さらに電源
供給配線１０Ｃ，１１Ｃ，１２Ｃを介してセル列２〜４
に結線されている。ここで、マクロ・ブロック１上を通
す電源供給配線１０Ｅ，１１Ｅ，１２Ｅは、該マクロ・
ブロック１内で配線ショートを発生させないように配置
されている。
た電源供給配線１０Ｄ，１１Ｄ，１２Ｄは、図５に示し
た従来チップのようにマクロ・ブロックの電源リングに
接続されることなく、電源供給配線１０Ｅ，１１Ｅ，１
２Ｅとしてマクロ・ブロック１の上を通り、さらに電源
供給配線１０Ｃ，１１Ｃ，１２Ｃを介してセル列２〜４
に結線されている。ここで、マクロ・ブロック１上を通
す電源供給配線１０Ｅ，１１Ｅ，１２Ｅは、該マクロ・
ブロック１内で配線ショートを発生させないように配置
されている。
【００３５】すなわち、チップのＡｌ多層配線構造にお
いて、電源供給配線１０Ｄ，１１Ｄ，１２Ｄは第１層目
で配され、マクロ・ブロック１上は、内部ショートを起
こさないように第３層目に置き換えられる形で電源供給
配線１０Ｅ，１１Ｅ，１２Ｅが配されている。そして、
第３層目である電源供給配線１０Ｅ，１１Ｅ，１２Ｅが
第１層目または第２層目の電源供給配線１０Ｃ，１１
Ｃ，１２Ｃに置き換えられてセル列２〜４内の電源供給
配線１０Ｂ，１１Ｂ，１２Ｂに結線されている。
いて、電源供給配線１０Ｄ，１１Ｄ，１２Ｄは第１層目
で配され、マクロ・ブロック１上は、内部ショートを起
こさないように第３層目に置き換えられる形で電源供給
配線１０Ｅ，１１Ｅ，１２Ｅが配されている。そして、
第３層目である電源供給配線１０Ｅ，１１Ｅ，１２Ｅが
第１層目または第２層目の電源供給配線１０Ｃ，１１
Ｃ，１２Ｃに置き換えられてセル列２〜４内の電源供給
配線１０Ｂ，１１Ｂ，１２Ｂに結線されている。
【００３６】このように、本実施形態では、チップ下側
からセル列２〜４に対する電源供給は、レイアウト上で
妨げとなっているマクロ・ブロック１をブリッジするこ
とにより、チップ下側のＩ／Ｏセル６から１経路で直接
的に行われるようになっている。この点については後の
図２を参照して具体的に説明する。
からセル列２〜４に対する電源供給は、レイアウト上で
妨げとなっているマクロ・ブロック１をブリッジするこ
とにより、チップ下側のＩ／Ｏセル６から１経路で直接
的に行われるようになっている。この点については後の
図２を参照して具体的に説明する。
【００３７】一方、チップの左右方向からの電源供給
は、チップ左右辺の各々のＩ／Ｏ領域７から引き出され
た電源供給配線２１Ａ，２１Ｂを通して行われている。
電源供給配線２１Ａ，２１Ｂは、セル列２，４内部の電
源供給配線２１Ｃ，２１Ｄを介して、セル列間の電源供
給配線２１Ｅ，２１Ｆに接続され、さらにセル列３内部
の電源供給配線２１Ｇに接続されている。
は、チップ左右辺の各々のＩ／Ｏ領域７から引き出され
た電源供給配線２１Ａ，２１Ｂを通して行われている。
電源供給配線２１Ａ，２１Ｂは、セル列２，４内部の電
源供給配線２１Ｃ，２１Ｄを介して、セル列間の電源供
給配線２１Ｅ，２１Ｆに接続され、さらにセル列３内部
の電源供給配線２１Ｇに接続されている。
【００３８】図２は、図１に示したマクロ・ブロック１
のＡｌ多層配線構造を示す部分断面図である。
のＡｌ多層配線構造を示す部分断面図である。
【００３９】例えば、上記電源供給配線１０Ｅ，１１Ｅ
直下のマクロ・ブロック１の断面構造は、同図に示すよ
うに、チップ基板３１上にＮチャネルＭＯＳ型トランジ
スタ４１及びＰチャネルＭＯＳ型トランジスタ５１が形
成されている。
直下のマクロ・ブロック１の断面構造は、同図に示すよ
うに、チップ基板３１上にＮチャネルＭＯＳ型トランジ
スタ４１及びＰチャネルＭＯＳ型トランジスタ５１が形
成されている。
【００４０】ＮチャネルＭＯＳ型トランジスタ４１の形
成領域には、チップ基板３１主面側にＰ型層３２が形成
され、そのＰ型層３２には、ドレイン領域またはソース
領域となるＮ+ 拡散層４２，４３が形成されている。さ
らに、Ｎ+ 層４２，４３上には、ＣＶＤ法等によって生
成されたＳｉＯ2 層４４に被包される形でポリシリコン
から成るゲート電極４５が形成されている。また、Ｎ+
拡散層４２，４３には、チャネルスイップ用のＰ- 拡散
層４６，４７がそれぞれ隣接されている。
成領域には、チップ基板３１主面側にＰ型層３２が形成
され、そのＰ型層３２には、ドレイン領域またはソース
領域となるＮ+ 拡散層４２，４３が形成されている。さ
らに、Ｎ+ 層４２，４３上には、ＣＶＤ法等によって生
成されたＳｉＯ2 層４４に被包される形でポリシリコン
から成るゲート電極４５が形成されている。また、Ｎ+
拡散層４２，４３には、チャネルスイップ用のＰ- 拡散
層４６，４７がそれぞれ隣接されている。
【００４１】一方、Ｐチャネル型ＭＯＳトランジスタ５
１の形成領域には、ドレイン領域またはソース領域とな
るＰ+ 拡散層５２，５３が形成されている。さらに、Ｐ
+ 層５２，５３上には、ＣＶＤ法等によって生成された
ＳｉＯ2 層５４に被包される形でポリシリコンから成る
ゲート電極５５が形成されている。また、Ｐ+ 拡散層５
２，５３には、チャネルスイップ用のＰ- 拡散層５６，
５７がそれぞれ隣接されている。
１の形成領域には、ドレイン領域またはソース領域とな
るＰ+ 拡散層５２，５３が形成されている。さらに、Ｐ
+ 層５２，５３上には、ＣＶＤ法等によって生成された
ＳｉＯ2 層５４に被包される形でポリシリコンから成る
ゲート電極５５が形成されている。また、Ｐ+ 拡散層５
２，５３には、チャネルスイップ用のＰ- 拡散層５６，
５７がそれぞれ隣接されている。
【００４２】チップ基板３１上に形成された上記Ｎチャ
ネルＭＯＳ型トランジスタ４１及びＰチャネルＭＯＳ型
トランジスタ５１等の各トランジスタは、フィールド酸
化膜（ＳｉＯ2 ）６１によって分離されている。そのフ
ィールド酸化膜６１の上面には、第１層目のＡｌ配線層
６２，６３，６４が蒸着法等によってパターン形成され
ている。そして、ＮチャネルＭＯＳ型トランジスタ４１
のＮ+ 層４２とＡｌ配線層６２とがコンタクトホール６
５を介して接続され、Ｎ+ 層４３とＡｌ配線層６３とが
コンタクトホール６６を介して接続されている。同様
に、ＰチャネルＭＯＳ型トランジスタ５１のＰ+ 層５２
とＡｌ配線層６３とがコンタクトホール６７を介して接
続され、同様に、Ｐ+ 層５３とＡｌ配線層６４とがコン
タクトホール６８を介して接続されている。
ネルＭＯＳ型トランジスタ４１及びＰチャネルＭＯＳ型
トランジスタ５１等の各トランジスタは、フィールド酸
化膜（ＳｉＯ2 ）６１によって分離されている。そのフ
ィールド酸化膜６１の上面には、第１層目のＡｌ配線層
６２，６３，６４が蒸着法等によってパターン形成され
ている。そして、ＮチャネルＭＯＳ型トランジスタ４１
のＮ+ 層４２とＡｌ配線層６２とがコンタクトホール６
５を介して接続され、Ｎ+ 層４３とＡｌ配線層６３とが
コンタクトホール６６を介して接続されている。同様
に、ＰチャネルＭＯＳ型トランジスタ５１のＰ+ 層５２
とＡｌ配線層６３とがコンタクトホール６７を介して接
続され、同様に、Ｐ+ 層５３とＡｌ配線層６４とがコン
タクトホール６８を介して接続されている。
【００４３】第１層目のＡｌ配線層６２，６３，６４上
には、層間絶縁層６９を介して第２層目のＡｌ配線層７
０，７１がパターン形成されている。第２層目のＡｌ配
線層７０は、コンタクトホール７２を介して第１層目の
Ａｌ配線層６３に接続され、第２層目のＡｌ配線層７１
は、コンタクトホール７３を介して第１層目のＡｌ配線
層６４に接続されている。
には、層間絶縁層６９を介して第２層目のＡｌ配線層７
０，７１がパターン形成されている。第２層目のＡｌ配
線層７０は、コンタクトホール７２を介して第１層目の
Ａｌ配線層６３に接続され、第２層目のＡｌ配線層７１
は、コンタクトホール７３を介して第１層目のＡｌ配線
層６４に接続されている。
【００４４】そして、第２層目のＡｌ配線層７０，７１
上には、層間絶縁層７４を介して、本発明の特徴を成す
第３層目のＡｌ配線層１０Ｅ，１１Ｅ，１２Ｅがパター
ン形成されている（図２において、図示を簡単にするた
めＡｌ配線層１２Ｅは省略している）。
上には、層間絶縁層７４を介して、本発明の特徴を成す
第３層目のＡｌ配線層１０Ｅ，１１Ｅ，１２Ｅがパター
ン形成されている（図２において、図示を簡単にするた
めＡｌ配線層１２Ｅは省略している）。
【００４５】以上のように構成される本実施形態の半導
体集積回路装置において、セル列２〜４に対してチップ
下側のＩ／Ｏセル６から供給される電源は、電源供給配
線１０Ｄ，１１Ｄ，１２Ｄを経て、さらにマクロ・ブロ
ック１上の電源供給配線１０Ｅ，１１Ｅ，１２Ｅを通し
て、電源供給配線１０Ｃ，１１Ｃ，１２Ｃに至り、セル
列２〜４に供給される。
体集積回路装置において、セル列２〜４に対してチップ
下側のＩ／Ｏセル６から供給される電源は、電源供給配
線１０Ｄ，１１Ｄ，１２Ｄを経て、さらにマクロ・ブロ
ック１上の電源供給配線１０Ｅ，１１Ｅ，１２Ｅを通し
て、電源供給配線１０Ｃ，１１Ｃ，１２Ｃに至り、セル
列２〜４に供給される。
【００４６】このように、チップ各辺のＩ／Ｏセル領域
７からセル列領域５へ配される電源線供給配線がマクロ
・ブロック１によって妨げられる場合において、本実施
形態では、マクロ・ブロック１の電源リングを介するこ
となく、Ｉ／Ｏセル領域７からセル列領域５へ直接、電
源供給配線を敷設するようにしたので、チップ面積を増
大させることなく、セル列領域５への電源供給を十分行
うことができる。
７からセル列領域５へ配される電源線供給配線がマクロ
・ブロック１によって妨げられる場合において、本実施
形態では、マクロ・ブロック１の電源リングを介するこ
となく、Ｉ／Ｏセル領域７からセル列領域５へ直接、電
源供給配線を敷設するようにしたので、チップ面積を増
大させることなく、セル列領域５への電源供給を十分行
うことができる。
【００４７】次に、本発明の第２実施形態を説明する。
【００４８】本実施形態は、セル列領域が複数存在する
チップにおいて、Ｉ／Ｏセル領域から各セル列領域へ電
源供給する場合につき、その電源供給配線の配置を説明
するものである。
チップにおいて、Ｉ／Ｏセル領域から各セル列領域へ電
源供給する場合につき、その電源供給配線の配置を説明
するものである。
【００４９】図３は、本発明の第２実施形態に係る半導
体集積回路装置における電源供給配線の配置図である。
体集積回路装置における電源供給配線の配置図である。
【００５０】この半導体集積回路装置を構成するチップ
は、複数の論理ゲートセルが連設されたセル列を有する
セル列領域８１，８２，８３と、図１に示したマクロ・
ブロック１に相当するマクロ・ブロック８４とを備えて
いる。ここで、マクロ・ブロック８４は、チップ下側の
Ｉ／Ｏセル領域６とセル列領域８３との間に配置されて
いる。
は、複数の論理ゲートセルが連設されたセル列を有する
セル列領域８１，８２，８３と、図１に示したマクロ・
ブロック１に相当するマクロ・ブロック８４とを備えて
いる。ここで、マクロ・ブロック８４は、チップ下側の
Ｉ／Ｏセル領域６とセル列領域８３との間に配置されて
いる。
【００５１】各セル列領域８１，８２，８３への電源
は、上記第１実施形態で説明したと同様に、チップの各
辺のＩ／Ｏセル領域７を通して供給されるようになって
いる。そのうち、チップ上側から引き出された電源供給
配線８５Ａは、チップ上側のＩ／Ｏセル６から直接にセ
ル列領域８１に接続され、セル列領域８１内部に配され
た電源供給配線８５Ｂを介して、セル列領域８１と８２
間の電源供給配線８５Ｃに接続されている。さらに、電
源供給配線８５Ｃは、セル列領域８２内部に配された電
源供給配線８５Ｄを介して、セル列領域８２と８３間の
電源供給配線８５Ｅに接続されている。
は、上記第１実施形態で説明したと同様に、チップの各
辺のＩ／Ｏセル領域７を通して供給されるようになって
いる。そのうち、チップ上側から引き出された電源供給
配線８５Ａは、チップ上側のＩ／Ｏセル６から直接にセ
ル列領域８１に接続され、セル列領域８１内部に配され
た電源供給配線８５Ｂを介して、セル列領域８１と８２
間の電源供給配線８５Ｃに接続されている。さらに、電
源供給配線８５Ｃは、セル列領域８２内部に配された電
源供給配線８５Ｄを介して、セル列領域８２と８３間の
電源供給配線８５Ｅに接続されている。
【００５２】これに対して、チップ下側から引き出され
た電源供給配線８５Ｆは、上記第１実施形態と同様にマ
クロ・ブロック８４の電源リングに接続されることな
く、電源供給配線８５Ｇとしてマクロ・ブロック８４の
上を通り、さらに電源供給配線８５Ｈ及びセル列領域８
３内部の電源供給配線８５Ｉを介して、前記セル列領域
８２と８３間の電源供給配線８５Ｅに接続されている。
た電源供給配線８５Ｆは、上記第１実施形態と同様にマ
クロ・ブロック８４の電源リングに接続されることな
く、電源供給配線８５Ｇとしてマクロ・ブロック８４の
上を通り、さらに電源供給配線８５Ｈ及びセル列領域８
３内部の電源供給配線８５Ｉを介して、前記セル列領域
８２と８３間の電源供給配線８５Ｅに接続されている。
【００５３】このように、複数のセル列領域８１〜８３
が存在する場合においても、チップの各辺のＩ／Ｏセル
領域７から各セル列領域８１〜８３への電源供給のう
ち、マクロ・ブロック８４で妨げられた経路からの電源
供給を、ブリッジ状の電源供給配線を用いた１経路で共
有することにより、上記第１実施形態と同等の効果を得
ることができる。
が存在する場合においても、チップの各辺のＩ／Ｏセル
領域７から各セル列領域８１〜８３への電源供給のう
ち、マクロ・ブロック８４で妨げられた経路からの電源
供給を、ブリッジ状の電源供給配線を用いた１経路で共
有することにより、上記第１実施形態と同等の効果を得
ることができる。
【００５４】図４は、本発明の第３実施形態に係る半導
体集積回路装置におけるクロック供給配線の配置図であ
る。
体集積回路装置におけるクロック供給配線の配置図であ
る。
【００５５】この半導体集積回路装置を構成するチップ
は、第１実施形態のマクロ・ブロック１に相当するマク
ロ・ブロック９１と、セル列２〜４に相当するセル列９
２，９３，９４と、Ｉ／Ｏセル６が複数配列されたＩ／
Ｏセル領域７とを備えている。そして、チップ下側のＩ
／Ｏセル領域７の一部には、セル列９２〜９４に供給た
めの内部クロック信号を生成するＰＬＬ回路等から成る
内部クロック生成回路９５が配置されている。ここで、
マクロ・ブロック９１は、内部クロック生成回路９５と
セル列９２〜９４との間に配置されている。
は、第１実施形態のマクロ・ブロック１に相当するマク
ロ・ブロック９１と、セル列２〜４に相当するセル列９
２，９３，９４と、Ｉ／Ｏセル６が複数配列されたＩ／
Ｏセル領域７とを備えている。そして、チップ下側のＩ
／Ｏセル領域７の一部には、セル列９２〜９４に供給た
めの内部クロック信号を生成するＰＬＬ回路等から成る
内部クロック生成回路９５が配置されている。ここで、
マクロ・ブロック９１は、内部クロック生成回路９５と
セル列９２〜９４との間に配置されている。
【００５６】そして、内部クロック生成回路９５からセ
ル列９２〜９４へ至るクロック供給配線は、レイアウト
上で妨げとなっているマクロ・ブロック９１上をブリッ
ジすることにより、直線的に配置されている。
ル列９２〜９４へ至るクロック供給配線は、レイアウト
上で妨げとなっているマクロ・ブロック９１上をブリッ
ジすることにより、直線的に配置されている。
【００５７】すなわち、チップのＡｌ多層配線構造にお
いて、内部クロック生成回路９５から直接引き出されて
いるクロック供給配線９６Ａは第１層目に配され、マク
ロ・ブロック１上は、内部ショートを起こさないように
第３層目に置き換えられる形でクロック供給配線９６Ｂ
が配されている。さらに、第３層目であるクロック供給
配線９６Ｂが、第１層目または第２層目の電源供給配線
９６Ｃに置き換えられている。そして、電源供給配線９
６Ｃが、各セル列９２〜９４内のクロックバッファ９２
ａ，９３ａ，９４ａを介して各セル列９２〜９４内の順
序回路のクロック端子に接続されている。
いて、内部クロック生成回路９５から直接引き出されて
いるクロック供給配線９６Ａは第１層目に配され、マク
ロ・ブロック１上は、内部ショートを起こさないように
第３層目に置き換えられる形でクロック供給配線９６Ｂ
が配されている。さらに、第３層目であるクロック供給
配線９６Ｂが、第１層目または第２層目の電源供給配線
９６Ｃに置き換えられている。そして、電源供給配線９
６Ｃが、各セル列９２〜９４内のクロックバッファ９２
ａ，９３ａ，９４ａを介して各セル列９２〜９４内の順
序回路のクロック端子に接続されている。
【００５８】内部クロック生成回路９５で生成された内
部クロック信号は、クロック供給配線９６Ａ，９６Ｂ，
９６Ｃを介して各セル列９２〜９４のクロックバッファ
９２ａ〜９４ａに一旦供給され、このクロックバッファ
９２ａ〜９４ａで駆動力を得て、各セル列９２〜９４内
の順序回路に供給される。
部クロック信号は、クロック供給配線９６Ａ，９６Ｂ，
９６Ｃを介して各セル列９２〜９４のクロックバッファ
９２ａ〜９４ａに一旦供給され、このクロックバッファ
９２ａ〜９４ａで駆動力を得て、各セル列９２〜９４内
の順序回路に供給される。
【００５９】このように本実施形態では、図７に示した
従来例と異なり、内部クロック生成回路から各セル列領
域に至るクロック供給配線は、レイアウト上で妨げとな
っているマクロ・ブロックの横側を迂回する形で配置さ
れず、直線的にマクロ・ブロック上をブリッジして配置
しているので、チップ面積が縮小できるだけでなく、ク
ロック供給配線の配線長を大幅に短縮することができ、
クロックスキューを改善することが可能になる。
従来例と異なり、内部クロック生成回路から各セル列領
域に至るクロック供給配線は、レイアウト上で妨げとな
っているマクロ・ブロックの横側を迂回する形で配置さ
れず、直線的にマクロ・ブロック上をブリッジして配置
しているので、チップ面積が縮小できるだけでなく、ク
ロック供給配線の配線長を大幅に短縮することができ、
クロックスキューを改善することが可能になる。
【００６０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、セル列領域に対するマクロ・ブロック側から
の電源供給は、マクロ・ブロックの電源リングを介する
ことなくＩ／Ｏセル領域から直接行われるので、チップ
面積を増大させることなく、セル列領域への電源供給を
十分行うことが可能になる。
によれば、セル列領域に対するマクロ・ブロック側から
の電源供給は、マクロ・ブロックの電源リングを介する
ことなくＩ／Ｏセル領域から直接行われるので、チップ
面積を増大させることなく、セル列領域への電源供給を
十分行うことが可能になる。
【００６１】第２の発明によれば、複数のセル列領域に
対するマクロ・ブロック側からの電源供給は、マクロ・
ブロック上を通るブリッジ状の配線を介する１経路を共
有する形で行われるので、複数のセル列領域が存在する
場合においても、上記第１の発明と同等の効果を得るこ
とが可能になる。
対するマクロ・ブロック側からの電源供給は、マクロ・
ブロック上を通るブリッジ状の配線を介する１経路を共
有する形で行われるので、複数のセル列領域が存在する
場合においても、上記第１の発明と同等の効果を得るこ
とが可能になる。
【００６２】第３の発明によれば、上記第１の発明と同
等の効果を奏する。
等の効果を奏する。
【００６３】第４の発明によれば、Ｉ／Ｏセル領域から
セル列領域に至る特種信号用配線は、レイアウト上で妨
げとなっているマクロ・ブロック上をブリッジして直線
的に配置されるので、チップ面積の縮小化を可能にす
る。
セル列領域に至る特種信号用配線は、レイアウト上で妨
げとなっているマクロ・ブロック上をブリッジして直線
的に配置されるので、チップ面積の縮小化を可能にす
る。
【００６４】第５の発明によれば、上記第４の発明と同
等の効果を奏する。
等の効果を奏する。
【００６５】第６の発明によれば、上記第４の発明と同
等の効果を奏すると共に、マクロ・ブロック側のＩ／Ｏ
セル領域からセル列領域へのクロック信号の伝達が最短
距離で行われるので、クロックスキューの改善が可能に
なる。
等の効果を奏すると共に、マクロ・ブロック側のＩ／Ｏ
セル領域からセル列領域へのクロック信号の伝達が最短
距離で行われるので、クロックスキューの改善が可能に
なる。
【図１】本発明の第１実施形態に係る半導体集積回路装
置における電源供給配線の配置図である。
置における電源供給配線の配置図である。
【図２】図１に示したマクロ・ブロックのＡｌ多層配線
構造を示す部分断面図である。
構造を示す部分断面図である。
【図３】本発明の第２実施形態に係る半導体集積回路装
置における電源供給配線の配置図である。
置における電源供給配線の配置図である。
【図４】本発明の第３実施形態に係る半導体集積回路装
置におけるクロック供給配線の配置図である。
置におけるクロック供給配線の配置図である。
【図５】従来の半導体集積回路装置における電源供給配
線の配置図である。
線の配置図である。
【図６】図５に示したマクロ・ブロックの電源リング周
辺部の詳細を示す図である。
辺部の詳細を示す図である。
【図７】従来の半導体集積回路装置におけるクロック供
給配線の配置図である。
給配線の配置図である。
１，８３，８４，９１ マクロ・ブロック ２〜４，９２〜９４ セル列 ５，８１〜８３ セル列領域 ６ Ｉ／Ｏセル ７ Ｉ／Ｏセル領域 １０Ａ〜１２Ａ，１０Ｃ〜１２Ｃ，１０Ｄ〜１２Ｄ 電
源供給配線 １０Ｂ〜１２Ｂ セル列内部の電源供給配線 １０Ｅ〜１２Ｅ，８５Ａ〜８５Ｈ 電源供給配線 ８５Ｉ セル列領域内部の電源供給配線 ９５ 内部クロック生成回路 ９６Ａ〜９６Ｃ クロック供給配線
源供給配線 １０Ｂ〜１２Ｂ セル列内部の電源供給配線 １０Ｅ〜１２Ｅ，８５Ａ〜８５Ｈ 電源供給配線 ８５Ｉ セル列領域内部の電源供給配線 ９５ 内部クロック生成回路 ９６Ａ〜９６Ｃ クロック供給配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/04
Claims (4)
- 【請求項１】 チップ周縁部に配置され、外部との信号
入出力を行うＩ／Ｏセル領域と、前記Ｉ／Ｏセル領域か
ら延設された電源供給配線に接続され、複数の論理ゲー
トセルが連設されたセル列を有するセル列領域と、前記
Ｉ／Ｏセル領域と前記セル列領域との間に形成され、１
つ以上の機能を有するマクロ・ブロックとを、チップ基
板上に素子形成領域を介して多層配線構造で構成した半
導体集積回路装置において、 前記多層配線構造における第１層目として形成され、前
記マクロ・ブロックを介して前記セル列領域に対向する
Ｉ／Ｏセル領域から該マクロ・ブロックへ向けて引き出
された第１の電源供給配線を設けると共に、 前記マクロ・ブロックの素子形成領域上に配置された第
２層目の配線上に、絶縁膜を介して第３層目の第２の電
源供給配線を設け、 第１層目または第２層目の配線として前記セル列領域か
ら引き出された第３の電源供給配線と前記第１の電源供
給配線と前記第２の電源供給配線とを同一直線上に接続
したことを特徴とする半導体集積回路装置。 - 【請求項２】 チップ周縁部に配置され、外部との信号
入出力を行うＩ／Ｏセル領域と、前記Ｉ／Ｏセル領域か
ら延設された特種信号用配線に接続され、複数の論理ゲ
ートセルが連設されたセル列を有するセル列領域と、前
記Ｉ／Ｏセル領域と前記セル列領域との間に形成され、
１つ以上の機能を有するマクロ・ブロックとを備えた半
導体集積回路装置において、 前記セル列領域に対する前記マクロ・ブロック側からの
特種信号用配線は、 前記マクロ・ブロックを介して前記セル列領域に対向す
るＩ／Ｏセル領域からマクロブロック上を通るブリッジ
状の配線を、前記マクロブロックと電気的に絶縁した形
で延設して構成したことを特徴とする半導体集積回路装
置。 - 【請求項３】 チップ周縁部に配置され、外部との信号
入出力を行うＩ／Ｏセル領域と、前記Ｉ／Ｏセル領域か
ら延設された特種信号用配線に接続され、複数の論理ゲ
ートセルが連設されたセル列を有するセル列領域と、前
記Ｉ／Ｏセル領域と前記セル列領域との間に形成され、
１つ以上の機能を有するマクロ・ブロックとを、チップ
基板上に素子形成領域を介して多層配線構造で構成した
半導体集積回路装置において、 前記多層配線構造における第１層目として形成され、前
記マクロ・ブロックを介して前記セル列領域に対向する
Ｉ／Ｏセル領域から該マクロ・ブロックへ向けて引き出
された第１の特種信号用配線を設けると共に、 前記マクロ・ブロックの素子形成領域上に配置された第
２層目の配線上に、絶縁膜を介して第３層目の第２の特
種信号用配線を設け、 第１層目または第２層目の配線として前記セル列領域か
ら引き出された第３の特種信号用配線と前記第１の特種
信号用配線と前記第２の特種信号用配線とを同一直線上
に接続したことを特徴とする半導体集積回路装置。 - 【請求項４】 前記特種信号用配線は、クロック信号用
配線としたことを特徴とする請求項２または請求項３記
載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02928497A JP3253549B2 (ja) | 1997-02-13 | 1997-02-13 | 半導体集積回路装置 |
| US09/022,846 US5886917A (en) | 1997-02-13 | 1998-02-12 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02928497A JP3253549B2 (ja) | 1997-02-13 | 1997-02-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229164A JPH10229164A (ja) | 1998-08-25 |
| JP3253549B2 true JP3253549B2 (ja) | 2002-02-04 |
Family
ID=12271964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02928497A Expired - Fee Related JP3253549B2 (ja) | 1997-02-13 | 1997-02-13 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5886917A (ja) |
| JP (1) | JP3253549B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111378917B (zh) * | 2018-12-28 | 2022-11-22 | 株式会社日立制作所 | 镀敷附着量控制装置以及控制方法 |
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| US10234891B2 (en) | 2016-03-16 | 2019-03-19 | Ricoh Company, Ltd. | Semiconductor integrated circuit, and method for supplying clock signals in semiconductor integrated circuit |
Family Cites Families (6)
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| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| KR940003410B1 (ko) * | 1991-08-01 | 1994-04-21 | 삼성전자 주식회사 | 망사 구조의 전원선을 가지는 반도체 메모리 장치 |
| US5325336A (en) * | 1992-09-10 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| CA2162451A1 (en) * | 1994-12-22 | 1996-06-23 | John P. Murphy | Anti-reflective clarifier film for eyeglasses |
| US5687108A (en) * | 1996-04-10 | 1997-11-11 | Proebsting; Robert J. | Power bussing layout for memory circuits |
| US5748549A (en) * | 1996-05-27 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
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-
1998
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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