KR100340717B1 - 동적 반도체 메모리 장치 및 그를 내장한 마이크로비지에이 패키지 - Google Patents

동적 반도체 메모리 장치 및 그를 내장한 마이크로비지에이 패키지 Download PDF

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Abstract

본 발명은 동적 반도체 메모리 장치 및 그를 내장한 마이크로 비지에이(μBGA) 패키지를 공개한다. 본 발명의 동적 반도체 메모리 장치는 클록신호에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 각각 구비하고 위치에 따라 x개의 그룹으로 분할된 n(단, n > x)개의 입력 수신기들과, 상기 n개의 입력 수신기들과 일대일 대응으로 연결되어 상기 입력 수신기들 각각에 소정의 입력 데이터를 제공하는 n개의 데이터 입력 패드들과, 상기 x개의 그룹들에 일대일 대응으로 연결되어 동일한 그룹에 포함된 입력 수신기들에 공통으로 상기 기준전압을 제공하는 x개의 기준전압 입력 패드들을 구비하고 있다. 본 발명의 μBGA 패키지는 복수개의 볼들 중 외부 기준전압이 인가되는 볼이 동적 반도체 메모리 장치의 x개 기준전압 입력 패드들에 공통으로 연결되어 있다. 상기와 같이 본 발명의 동적 반도체 메모리 장치는 기준전압 입력 패드를 1개만 사용하는 비교예에 비해 기준전압 입력 패드에서 입력 수신기들(특히, 기준전압 입력 패드로부터 가장 멀리 위치한 입력 수신기)까지의 거리가 크게 줄어들어 기준전압 변동 노이즈의 레벨이 감소되기 때문에 입력 수신기들의 데이터 셋업/홀드 타임 마진이 개선되어 동작 신뢰성이 향상되는 효과가 있다.

Description

동적 반도체 메모리 장치 및 그를 내장한 마이크로 비지에이 패키지{DYNAMIC RANDOM ACCESS MEMORY DEVICE AND μBGA PACKAGE USING MULTIPLE REFERENCE VOLTAGE PADS}
본 발명은 동적 반도체 메모리 장치에 관한 것으로서, 특히 복수개의 입력수신기(input receiver)들을 구비한 동적 반도체 메모리 장치 및 그를 내장한 마이크로 비지에이(μBGA: micro Ball Grid Array) 패키지에 관한 것이다.
시스템이 고속화됨에 따라 반도체 메모리 장치의 데이터 처리 속도를 향상시키기 위한 연구가 활발히 진행되고 있고, 그 결과 램버스 동적 반도체 메모리 장치(rambus DRAM)가 개발되었다.
상기 램버스 동적 반도체 메모리 장치는 외부로부터 입력되는 데이터의 전압 레벨을 램버스 동적 반도체 메모리 장치의 동작에 적합하도록 변환시키는 복수개의 입력 수신기들을 구비하고 있다. 상기 복수개의 입력 수신기들 각각은 외부로부터 입력되는 데이터와 소정 기준전압의 차에 비례하는 출력 데이터를 발생하는 차동 증폭부를 구비하고 있으며, 상기 차동 증폭부는 외부 입력 데이터가 게이트로 인가되는 제 1 NMOS 트랜지스터와 외부 기준전압이 게이트로 인가되는 제 2 NMOS 트랜지스터를 구비하고 있다.
한편, 비교예에 의한 램버스 동적 반도체 메모리 장치는 복수개의 입력 수신기들에 구비된 제 1 NMOS 트랜지스터들의 게이트가 복수개의 데이터 입력 패드들에 일대일 대응으로 연결되어 있는 반면, 제 2 NMOS 트랜지스터들의 게이트가 1개의 기준전압 입력 패드에 공통으로 연결되어 있다. 따라서, 여러 개의 입력 수신기들이 동시에 동작하는 경우 공통 기준전압이 인가되는 제 2 NMOS 트랜지스터의 게이트와 출력단이 연결된 제 2 NMOS 트랜지스터의 드레인 사이에는 반도체 공정의 진행 결과 트랜지스터의 게이트와 드레인 사이가 중첩되는데 기인하여 발생되는 기생용량 즉, 오버랩 커패시터(overlap capacitor)가 존재하게 된다.
상기에서 오버랩 커패시터가 커지게 되면 기준전압이 입력 수신기들의 오동작을 유발할 수 있을 정도 이상으로 변동(동요, fluctuation)하게 된다. 이러한 기준전압의 변동은 입력 수신기들에서 노이즈로 작용하게 되며, 기준전압 변동 노이즈의 레벨은 기준전압 입력 패드로부터 멀리 떨어져 있는 입력 수신기일수록 커지게 된다. 아울러, 기준전압 변동 노이즈의 레벨이 크면 클수록 복수개의 입력 수신기들은 서로 다른 입력 특성을 갖게 되며, 입력 수신기들간의 데이터 셋업/홀드 타임(set-up/ hold time)의 차이가 심해진다.
결과적으로, 비교예에 의한 램버스 동적 반도체 메모리 장치는 기준전압 입력 패드로부터 멀리 위치한 입력 수신기일수록 기준전압 변동 노이즈의 레벨이 커져서 데이터의 셋업/홀드 타임 마진 손실이 커지게 되고, 그로 인해 오동작이 유발되고 수율이 떨어지는 문제점이 있었다.
본 발명의 목적은 입력 수신기들의 기준전압 변동 노이즈 레벨이 최소화되는 동적 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기한 목적을 달성하기 위한 동적 반도체 메모리 장치를 내장한 μBGA 패키지를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 동적 반도체 메모리 장치는 클록신호에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 각각 구비하고 위치에 따라 x개의 그룹으로 분할된 n(단, n > x)개의 입력 수신기들과, 상기 n개의 입력 수신기들과 일대일 대응으로 연결되어 상기 입력 수신기들 각각에 소정의 입력 데이터를 제공하는 n개의 데이터 입력 패드들과, 상기 x개의 그룹들에 일대일 대응으로 연결되어 동일한 그룹에 포함된 입력 수신기들에 공통으로 상기 기준전압을 제공하는 x개의 기준전압 입력 패드들을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 μPGA 패키지는 클록신호에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 각각 구비하고 위치에 따라 x개의 그룹으로 분할된 n(단, n > x)개의 입력 수신기들과, 상기 n개의 입력 수신기들과 일대일 대응으로 연결되어 상기 입력 수신기들 각각에 소정의 입력 데이터를 제공하는 n개의 데이터 입력 패드들과, 상기 x개의 그룹들에 일대일 대응으로 연결되어 동일한 그룹에 포함된 입력 수신기들에 공통으로 상기 기준전압을 제공하는 x개의 기준전압 입력 패드들을 구비한 동적 반도체 메모리 장치와; 상기 패드들과 전기적으로 연결되어 외부 데이터와 외부 기준전압을 상기 패드들에 전달하는 복수개의 볼들을 구비한 μBGA 패키지에 있어서, 상기 복수개의 볼들 중 상기 외부 기준전압이 인가되는 볼은 상기 x개의 기준전압 입력 패드들에 공통으로 연결된 것을 특징으로 한다.
도 1은 비교예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도,
도 2a는 도 1에 도시된 입력 수신기의 회로도,
도 2b는 도 2a에 도시된 NMOS 트랜지스터(N2)의 개략적인 구조를 도시한 단면도,
도 3은 비교예에서 발생되는 기준전압 변동 노이즈의 시뮬레이션 특성 그래프,
도 4는 본 발명의 제 1 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도,
도 5는 본 발명의 제 1 실시예에서 발생되는 기준전압 변동 노이즈의 시뮬레이션 특성 그래프,
도 6은 본 발명의 제 2 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도,
도 7은 본 발명의 제 3 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도,
도 8은 본 발명의 제 4 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도,
도 9는 본 발명의 제 5 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도,
도 10은 본 발명의 제 6 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도,
도 11은 본 발명의 제 7 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도,
도 12는 본 발명의 제 8 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도,
도 13은 도 4 내지 도 12에 도시된 램버스 동적 반도체 메모리 장치를 내장한 마이크로 비지에이(μBGA) 패키지의 볼들과 패드들간의 연결 상태를 도시한 도면이다.
본 발명의 이해를 돕기 위하여 먼저 비교예에 의한 램버스 동적 반도체 메모리 장치를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 비교예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도이다.
비교예에 의한 램버스 동적 반도체 메모리 장치는 도 1에 도시된 바와 같이 클록신호(CLK)에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 각각 구비한 n개의 입력 수신기들(10-1∼10-n)과, 상기 n개의 입력 수신기들(10-1∼10-n)과 일대일 대응으로 연결되어 상기 입력 수신기들(10-1∼10-n) 각각에 소정의 데이터를 제공하는 n개의 데이터 입력 패드들(20-1∼20-n)과, 상기 n개의 입력 수신기들(10-1∼10-n)에 공통으로 연결되어 상기 입력 수신기들(10-1∼10-n)에 기준전압을 제공하는 1개의 기준전압 입력 패드(30)를 구비하고 있다. 상기 n개의 입력 수신기들(10-1∼10-n) 각각은 회로 구성이 동일하다. 상기 기준전압 입력 패드(30)는 입력 수신기들(10-1∼10-n)의 중간 정도의 위치에 배치되어 있다.
도 2a는 도 1에 도시된 입력 수신기의 회로도로서, 상기 입력 수신기는 클록신호(CLK)에 동기되어 데이터 입력 패드로부터의 데이터(INPUT)와 기준전압 입력 패드로부터의 기준전압(Vref)의 차에 비례하는 출력 데이터쌍(D2, D2b)을 발생하는 차동 증폭부(11)와, 상기 차동 증폭부(11)로부터의 출력 데이터쌍(D2, D2b)을 반전하여 데이터쌍(Q, Qb)을 발생하는 드라이버(12)를 구비하고 있다.
상기 차동 증폭부(11)는 저항들(R1, R2)과, NMOS 트랜지스터들(N1∼N9)과, PMOS 트랜지스터들(P1∼P5)로 구성된다. 여기서, 저항들(R1, R2)과 NMOS 트랜지스터들(N1∼N3)은 1차 증폭단에 해당되고, NMOS 트랜지스터들(N4∼N9)과 PMOS 트랜지스터들(P1∼P5)은 2차 증폭단에 해당된다. 아울러, NMOS 트랜지스터(N1)의 게이트에는 데이터 입력 패드로부터의 데이터(INPUT)가 인가되고, NMOS 트랜지스터(N1)와 대칭적으로 연결된 NMOS 트랜지스터(N2)의 게이트에는 기준전압 입력 패드로부터의 기준전압(Vref)이 인가되고, NMOS 트랜지스터(N3)의 게이트에는 바이어스 전압(Vbias)이 인가되며, NMOS 트랜지스터들(N6, N9)과 PMOS 트랜지스터들(P1, P2, P5)의 게이트에는 클록신호(CLK)가 인가된다.
상기와 같이 구성된 입력 수신기는 먼저 차동 증폭부(11)의 저항들(R1, R2)과 NMOS 트랜지스터들(N1∼N3)이 입력 데이터(INPUT)와 기준전압(Vref)의 차에 비례하는 출력 데이터쌍(D1, D1b)을 발생하고, 이어서 차동 증폭부(11)의 NMOS 트랜지스터들(N4∼N9)과 PMOS 트랜지스터들(P1∼P5)이 클록신호(CLK)에 동기되어 상기 출력 데이터쌍(D1, D1b)을 증폭하여 출력 데이터쌍(D2, D2b)을 발생한다. 그 후, 드라이버(12)가 차동 증폭부(11)로부터의 출력 데이터쌍(D2, D2b)을 반전하여 데이터쌍(Q, Qb)을 발생한다.
도 2b는 도 2a에 도시된 NMOS 트랜지스터(N2)의 개략적인 구조를 도시한 단면도로서, 41은 P-웰이고, 42는 드레인 영역이고, 43은 소스 영역이고, 44는 게이트 전극이고, 45는 게이트 산화막이다. 도 2b의 (I) 부분에 도시된 바와 같이 반도체 공정의 진행 결과 NMOS 트랜지스터(N2)의 게이트 전극(44)과 드레인 영역(42) 및 게이트 전극(44)과 소스 영역(43)은 일부 중첩되어 형성된다. 따라서, 도 1에 도시된 입력 수신기들(10-1∼10-n) 중 여러 개가 동시에 동작하는 경우 도 2a에 도시된 바와 같이 기준전압(Vref)이 인가되는 NMOS 트랜지스터(N2)의 게이트와 출력단(D1b)이 연결된 NMOS 트랜지스터(N2)의 드레인 사이에는 오버랩 커패시터(C)가 생기게 된다. 이 때, NMOS 트랜지스터(N2)의 게이트와 소스 사이에는 오버랩 커패시터가 생기지 않는데, 이는 NMOS 트랜지스터(N2)의 소스가 NMOS 트랜지스터(N3)를 통해 접지에 연결되기 때문이다.
한편, 도 1에서 기준전압 입력 패드(30)로부터 입력 수신기들(10-1∼10-n)까지의 거리는 도면상 좌측 또는 우측으로 갈수록 멀어지게 된다. 그 결과, 기준전압 입력 패드(30)에 가까이 위치한 입력 수신기들(10-k, 10-(k-1), 10-(m-1), 10-m)은 기준전압 변동 노이즈의 레벨이 작아 오동작의 위험이 없으나, 기준전압 입력 패드(30)로부터 멀리 위치한 입력 수신기들(10-1, 10-2, 10-n, 10-(n-1))의 경우 도 3에 도시된 바와 같이 기준전압 변동 노이즈의 레벨이 매우 커지기 때문에 오동작이 유발된다. 도 3은 비교예에서 발생되는 기준전압 변동 노이즈의 시뮬레이션 특성 그래프로서, 0.1V 이상의 기준전압 변동 노이즈가 발생하고 있음을 보여 주고 있다.
상기와 같이 비교예에 의한 램버스 동적 반도체 메모리 장치는 복수개의 입력 수신기들(10-1∼10-n)이 1개의 기준전압 입력 패드(30)에 공통으로 연결되어 있기 때문에 입력 수신기들(10-1∼10-n)간에 기준전압 입력 패드(30)와의 거리 차가 매우 커서 기준전압 변동 노이즈에 의한 데이터의 셋업/홀드 타임 마진 손실이 큰 입력 수신기(10-1, 10-2, 10-n, 10-(n-1))가 존재하게 되고, 그로 인해 오동작이 유발되는 문제점이 있었다.
도 4는 본 발명의 제 1 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도이다.
본 발명의 제 1 실시예에 의한 램버스 동적 반도체 메모리 장치는 도 4에 도시된 바와 같이 클록신호(CLK)에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 구비하고 위치에 따라 2개의 그룹들(A, B)로 분할된 n개의 입력 수신기들(10-1∼10-n)과, 상기 n개의 입력 수신기들(10-1∼10-n)과 일대일 대응으로 연결되어 상기 입력 수신기들(10-1∼10-n) 각각에 소정의 데이터를 제공하는 n개의 데이터 입력 패드들(20-1∼20-n)과, 상기 2개의 그룹들(A, B)에 일대일 대응으로 연결되어 동일한 그룹에 포함된 입력 수신기들에 기준전압을 제공하는 2개의 기준전압 입력 패드들(30-1, 30-2)을 구비하고 있다. 상기 n개의 입력 수신기들(10-1∼10-n) 각각은 도 2a에 도시된 회로 구성을 가진다. 상기 2개의 기준전압 입력 패드들(30-1, 30-2) 중 하나(30-1)는 A 그룹에 포함된 입력 수신기들(10-1∼10-k)의 중간 정도의 위치에 배치되어 있고, 나머지 하나(30-2)는 B 그룹에 포함된 입력 수신기들(10-(k+1)∼10-n)의 중간 정도의 위치에 배치되어 있다.
상기와 같이 구성된 본 발명의 제 1 실시예에 의한 램버스 동적 반도체 메모리 장치는 도 1에 도시된 비교예와는 달리 2개의 기준전압 입력 패드들(30-1, 30-2)을 구비하여 그 중 하나(30-1)에는 도면상 좌측에 위치한 A 그룹의 입력 수신기들(10-1∼10-k)이 공통으로 연결되고, 나머지 하나(30-2)에는 도면상 우측에 위치한 B 그룹의 입력 수신기들(10-(k+1)∼10-n)이 공통으로 연결되어 있다. 그 결과, 본 발명의 제 1 실시예는 1개의 기준전압 입력 패드(30-1 또는 30-2)로부터 해당입력 수신기들까지의 거리가 도 1에 도시된 비교예(기준전압 입력 패드가 1개만 구비됨)의 경우보다 크게 줄어들게 된다. 예를 들어, A 그룹의 입력 수신기들(10-1∼10-k) 중 기준 전압 입력 패드(30-1)로부터 가장 멀리 위치한 입력 수신기(10-1 또는 10-k)와 기준전압 입력 패드(30-1) 사이의 거리를 도 1에 도시된 비교예의 기준전압 입력 패드(30)와 그로부터 가장 멀리 위치한 입력 수신기(10-1 또는 10-n) 사이의 거리와 비교해 보면 본 발명의 제 1 실시예가 비교예보다 훨씬 짧다는 것을 쉽게 알 수 있다.
따라서, 본 발명의 제 1 실시예는 입력 수신기들(10-1∼10-n)의 기준전압 변동 노이즈 레벨이 비교예보다 크게 감소되고, 그로 인해 입력 수신기들(10-1∼10-n)의 데이터 셋업/홀드 타임 마진이 개선되어 오동작의 위험이 감소된다. 도 5는 본 발명의 제 1 실시예에서 발생되는 기준전압 변동 노이즈의 시뮬레이션 특성 그래프로서, 도 3에 도시된 그래프와 비교해 보면 기준전압 변동 노이즈의 레벨이 크게 감소되었음을 알 수 있다.
도 6은 본 발명의 제 2 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도로서, 도 4에 도시된 본 발명의 제 1 실시예에 의한 램버스 동적 반도체 메모리 장치의 구성에 n개의 저항들(R1∼Rn)과 2개의 커패시터들(C1, C2)이 추가되어 있다.
상기 n개의 저항들(R1∼Rn)은 2개의 기준전압 입력 패드들(30-1, 30-2)과 n개의 입력 수신기들(10-1∼10-n) 사이에 하나씩 직렬로 연결되어 있고, 2개의 커패시터들(C1, C2)은 2개의 기준전압 입력 패드들(30-1, 30-2)과 n개의 저항들(R1∼Rn)을 연결하는 2개의 공통 라인들에 하나씩 일단이 연결되고 타단이 접지전원에 연결되어 있다.
상기와 같이 구성된 본 발명의 제 2 실시예에 의한 램버스 동적 반도체 메모리 장치는 저항들(R1∼Rk)과 커패시터(C1)에 의해 로우 패스 필터가 형성되므로 도면상 좌측에 위치한 기준전압 입력 패드(30-1)로부터 A 그룹의 입력 수신기들(10-1∼10-k)에 공통으로 인가되는 기준전압의 변동이 감소되고, 마찬가지로 저항들(Rk+1∼Rn)과 커패시터(C2)에 의해 로우 패스 필터가 형성되므로 도면상 우측에 위치한 기준전압 입력 패드(30-2)로부터 B 그룹의 입력 수신기들(10-(k+1)∼10-n)에 공통으로 인가되는 기준전압의 변동도 감소된다.
따라서, 본 발명의 제 2 실시예는 입력 수신기들(10-1∼10-n)의 기준전압 변동 노이즈 레벨이 본 발명의 제 1 실시예보다 더 감소된다.
도 7은 본 발명의 제 3 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도로서, 도 6에 도시된 본 발명의 제 2 실시예에 의한 램버스 동적 반도체 메모리 장치의 구성에서 n개의 저항들(R1∼Rn)이 2개의 저항들(R1', R2')로 대체되어 있다.
상기 2개의 저항들(R1', R2')은 2개의 기준전압 입력 패드들(30-1, 30-2)과 2개의 그룹들(A, B) 사이에 하나씩 직렬로 연결되어 있다. 아울러, A 그룹의 입력수신기들(10-1∼10-k)과 저항(R1')을 연결하는 공통 라인들과 접지전원 사이에는 커패시터(C1)가 연결되어 있고, B 그룹의 입력 수신기들(10-(k+1)∼10-n)과 저항(R2')을 연결하는 공통 라인들과 접지전원 사이에는 커패시터(C2)가 연결되어 있다.
상기와 같이 구성된 본 발명의 제 3 실시예에 의한 램버스 동적 반도체 메모리 장치는 저항(R1')과 커패시터(C1)에 의해 로우 패스 필터가 형성되므로 도면상 좌측에 위치한 기준전압 입력 패드(30-1)로부터 A 그룹의 입력 수신기들(10-1∼10-k)에 공통으로 인가되는 기준전압의 변동이 감소되고, 마찬가지로 저항(R2')과 커패시터(C2)에 의해 로우 패스 필터가 형성되므로 도면상 우측에 위치한 기준전압 입력 패드(30-2)로부터 B 그룹의 입력 수신기들(10-(k+1)∼10-n)에 공통으로 인가되는 기준전압의 변동도 감소된다.
따라서, 본 발명의 제 3 실시예도 본 발명의 제 2 실시예와 마찬가지로 입력 수신기들(10-1∼10-n)의 기준전압 변동 노이즈 레벨이 본 발명의 제 1 실시예보다 더 감소된다.
도 8은 본 발명의 제 4 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도로서, 도 7에 도시된 본 발명의 제 3 실시예에 의한 램버스 동적 반도체 메모리 장치의 구성에 2개의 커패시터들(C1', C2')이 추가되어 있다.
상기 2개의 커패시터들(C1', C2')은 2개의 커패시터들(C1, C2)과 마찬가지로n개의 입력 수신기들(10-1∼10-n)과 2개의 저항들(R1', R2')을 연결하는 2개의 공통 라인들에 일단이 연결되고 타단이 접지전원에 연결되어 있고, 2개의 커패시터들(C1, C1')은 저항(R1')의 양측에 하나씩 연결되어 있으며, 2개의 커패시터들(C2, C2')은 저항(R2')의 양측에 하나씩 연결되어 있다. 상기와 같이 구성된 본 발명의 제 4 실시예에 의한 램버스 동적 반도체 메모리 장치는 커패시터들(C1', C2')로 인해 본 발명의 제 3 실시예보다 로우 패스 필터 특성이 향상되므로 기준전압 변동 노이즈 레벨의 추가 감소가 가능해진다.
도 9는 본 발명의 제 5 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도이다. 본 발명의 제 5 실시예에 의한 램버스 동적 반도체 메모리 장치는 상기 제 1 실시예에서 하나의 기준전압 입력패드(30-1, 30-2)가 담당하는 입력 수신기들의 수보다 상대적으로 적도록 하기 위하여 하나의 기준전압 입력패드(30-1, 30-2)로부터 A 또는 B 그룹의 입력 수신기들로 연결되는 공통라인을 다수로 하는 것이다. 다시 말해서, 본 발명의 제 5 실시예에 의한 램버스 동적 반도체 메모리 장치는 상기 본 발명의 제 1 내지 제 4실시예의 경우와 같이 동일한 그룹(A 또는 B)에 하나의 기준전압 입력패드(30-1, 30-2)를 일대일 대응으로 연결하여 동일한 그룹에 속한 입력 수신기들에 하나의 기준전압 입력패드를 공통으로 연결하는 것이 아니라 도 9에서와 같이 동일 그룹 간에도 다시 그룹 내에 복수 또는 다수의 소그룹을 구분하여 각 소그룹의 입력 수신기들과 상기 기준전압 입력패드 간에 별도의 공통라인(기준전압 전달 패스)을 형성하는 것이다. 즉, 하나의 기준전압 입력패드(30-1, 30-2)를 기준으로 볼 때 상기 기준전압 입력패드의 수는 그룹의 수와는 동일하게 존재하지만, 하나의 기준전압 입력패드는 상기 동일그룹 내에서 구분되는 복수 또는 다수의 소그룹 각각에 속한 입력 수신기들과 공통으로 연결됨으로써 하나의 기준전압 입력패드의 출력라인이 다수가 된다. 여기서의 출력라인은 공통라인과 동일한 의미이다. 한편, 위치에 따라 x개의 그룹으로 분할되고, 상기 x개의 그룹 각각이 다시 y(단, y≥2)개의 소그룹으로 분할된 n(단, n > x)개의 입력 수신기들이 있을 경우 상기 소그룹의 총 개수는 (그룹의 총 개수*동일 그룹의 소그룹 개수)인 (x*y)개가 된다.
상기 도 9에 도시된 도면을 통해 상세히 설명하면, 상기 도 9의 도면상 좌측에 위치한 A 그룹의 임의의 입력 수신기들(10-1∼10-k)을 다시 두 개의 소그룹(A 그룹을 임의로 2개로 나눈 그룹, 예컨대 하나의 소그룹은 상기 A 그룹의 입력 수신기들의 1/2 수로 구성)으로 구분하여 상기 기준전압 입력패드(30-1)는 상기 A 그룹에서 구분된 각각의 소그룹에 속한 입력 수신기들과 공통으로 연결되는 별도의 공통라인(기준전압 전달 패스)을 형성한다. 그리고, 도면상 우측에 위치한 B 그룹의 임의의 입력 수신기들(10-(k+1)∼10-n) 역시 두 개의 소그룹으로 다시 구분하여 다른 하나의 기준전압 입력패드(30-2)가 B 그룹에서 구분된 각각의 소그룹에 속한 입력 수신기들과 공통으로 연결되는 별도의 기준전압 전달 패스를 형성한다. 따라서, 각 기준전압 입력패드(30-1, 30-2)에서는 2 개의 기준전압 전달 패스를 형성할 수 있도록 2 개의 소그룹에 각각 연결된다.
한편, 본 발명의 제 5 실시예에서는 하나의 기준전압 입력패드로부터 기준전압 전달 패스가 2 개인 경우만 한정하여 설명하였으나, 하나의 기준전압 입력패드로부터 형성되는 기준전압 전달 패스는 다수로 할 수 있음은 물론이다. 이렇게 함으로써 하나의 기준전압 입력패드가 담당하는 입력 수신기들의 수를 상기 비교예 또는 본 발명의 제 1 내지 제 4 실시예의 경우보다 상대적으로 줄임으로써 상기 입력 수신기의 특정 그룹이 동작할 때 발생되는 기준전압 변동 노이즈 레벨을 감소시킬 수 있는 이점이 있다.
도 10은 본 발명의 제 6 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도로서, 상기 도 9에 도시된 본 발명의 제 5 실시예에 의한 램버스 동적 반도체 메모리 장치의 구성에 n개의 저항들(R1∼Rn)과 4개의 커패시터들(C1, C1', C2, C2')이 추가되어 있다. 상기 n개의 저항들(R1∼Rn)은 2개의 기준전압 입력 패드들(30-1, 30-2)과 n개의 입력 수신기들(10-1∼10-n) 사이에 하나씩 직렬로 연결되어 있고, 상기 4개의 커패시터들(C1, C1', C2, C2')은 2개의 기준전압 입력 패드들(30-1, 30-2)과 n개의 저항들(R1∼Rn)을 연결하는 4개의 공통 라인들에 하나씩 일단이 연결되고 타단이 접지전원에 연결되어 있다.
상기와 같이 구성된 본 발명의 제 6 실시예에 의한 램버스 동적 반도체 메모리 장치는 공통 라인들에 위치하는 저항들과 커패시터에 의해 로우 패스 필터가 형성되므로 기준전압 입력 패드로부터 소그룹의 입력 수신기들에 공통으로 인가되는기준전압의 변동이 감소된다. 따라서, 본 발명의 제 6 실시예는 입력 수신기들(10-1∼10-n)의 기준전압 변동 노이즈 레벨이 본 발명의 제 5 실시예보다 더 감소된다.
도 11은 본 발명의 제 7 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도로서, 상기 도 10에 도시된 본 발명의 제 6 실시예에 의한 램버스 동적 반도체 메모리 장치의 구성에서 n개의 저항들(R1∼Rn)이 2개의 저항들(R1', R1")로 대체되어 있다. 상기 2개의 저항들(R1', R1")은 2개의 기준전압 입력 패드들(30-1, 30-2)과 4개의 소그룹들(A그룹에 속한 2 개의 소그룹, B그룹에 속한 2 개의 소그룹) 사이에 하나씩 직렬로 연결되어 있다. 아울러, 각 소그룹의 입력 수신기들과 저항을 연결하는 공통 라인들과 접지전원 사이에는 하나의 커패시터(C1, C1', C2또는 C2')가 연결되어 있다.
상기와 같이 구성된 본 발명의 제 7 실시예에 의한 램버스 동적 반도체 메모리 장치는 상기 저항과 커패시터에 의해 로우 패스 필터가 형성되므로 기준전압 입력 패드로부터 소그룹의 입력 수신기들에 공통으로 인가되는 기준전압의 변동이 감소된다. 따라서, 본 발명의 제 7 실시예도 상기 본 발명의 제 6 실시예와 마찬가지로 입력 수신기들의 기준전압 변동 노이즈 레벨이 본 발명의 제 5 실시예보다 더 감소된다.
도 12는 본 발명의 제 8 실시예에 의한 램버스 동적 반도체 메모리 장치의 입력 수신기들, 데이터 입력 패드들 및 기준전압 입력 패드들의 배치도로서, 상기도 11에 도시된 본 발명의 제 7 실시예에 의한 램버스 동적 반도체 메모리 장치의 구성에서 4개의 커패시터들(C3, C3', C4, C4')이 추가되어 있다. 상기 추가된 4개의 커패시터들(C3, C3', C4, C4')은 다른 4개의 커패시터들(C1, C1', C2, C2')과 마찬가지로 n개의 입력 수신기들(10-1∼10-n)과 4개의 저항들(R1', R1", R2', R2")을 연결하는 4개의 공통 라인들에 일단이 연결되고 타단이 접지전원에 연결되어 있다. 상세히 설명하면, 상기 2개의 커패시터들(C1, C3)은 저항(R1')의 양측에 하나씩 연결되어 있으며, 상기 2개의 커패시터들(C3', C1')은 저항(R1")의 양측에 하나씩 연결되어 있으며, 상기 2개의 커패시터들(C2, C4)은 저항(R2')의 양측에 하나씩 연결되어 있으며, 상기 2개의 커패시터들(C4', C2')은 저항(R2")의 양측에 하나씩 연결되어 있다.
상기와 같이 구성된 본 발명의 제 8 실시예에 의한 램버스 동적 반도체 메모리 장치는 커패시터들(C3, C3', C4, C4')로 인해 본 발명의 제 7 실시예보다 로우 패스 필터 특성이 향상되므로 기준전압 변동 노이즈 레벨의 추가 감소가 가능해진다.
도 13은 도 4 내지 도 12에 도시된 램버스 동적 반도체 메모리 장치를 내장한 μBGA 패키지의 볼들과 패드들간의 연결 상태를 도시한 도면으로서, B1∼B32는 32개의 볼들이고, 진한 네모로 표시된 부분은 패드들이고, 빗금이 쳐진 부분은 패드창이며, 볼들(B1∼B32)과 패드들을 연결하고 있는 선들이 μBGA 테이프 패턴에 해당된다.
상기 도 13에 도시된 32개의 볼들(B1∼B32) 중 4개의 볼들(B2, B4, B30,B32)에는 외부 전원전압(VDD)이 인가되고, 4개의 볼들(B1, B3, B29, B31)에는 외부 접지전압(VSS)이 인가되고, 1개의 볼(B18)에는 외부 기준전압(Vref)이 인가되고, 나머지 23개의 볼들(B5∼B17, B19∼B28)에는 외부 데이터(IN1∼IN23)가 각각 인가된다.
상기 도 13에서 외부 기준전압(Vref)이 인가되는 볼(B18)은 2개의 패드들에 공통으로 연결되며, 상기 볼(B18)에 공통으로 연결된 2개의 패드들은 도 4 내지 도 12에 도시된 기준전압 입력 패드들(30-1, 30-2)에 대응된다. 아울러, 외부 데이터(IN1∼IN23)가 인가되는 23개의 볼들(B5∼B17, B19∼B28)에 일대일 대응으로 연결된 23개의 패드들은 도 4 내지 도 12에 도시된 데이터 입력 패드들(20-1∼20-n)에 대응된다. 따라서, 도면상 좌측에 위치한 기준전압 입력 패드는 상기 도 13의 A' 부분에 포함된 12개의 데이터 입력 패드들(IN1∼IN12가 인가되는 데이터 입력 패드들)에 연결된 입력 수신기들에 기준전압을 인가하고, 도면상 우측에 위치한 기준전압 입력 패드는 상기 도 13의 B' 부분에 포함된 11개의 데이터 입력 패드들(IN13∼IN23이 인가되는 데이터 입력 패드들)에 연결된 입력 수신기들에 기준전압을 인가한다.
한편, 본 발명의 실시예에서는 기준전압 입력 패드가 2개인 경우를 예로 들어 설명하였으나 기준전압 입력 패드의 개수는 2개 이상이 될 수도 있다. 여기서, 기준전압 입력 패드의 개수가 증가할수록 기준전압 입력 패드로부터 입력 수신기들까지의 거리는 더 많이 줄어들게 되므로 기준전압 변동 노이즈의 레벨도 그에 비례하여 감소하고, 입력 수신기들의 오동작 위험도 그 만큼 줄어들게 된다.
이와 같이 본 발명에 의한 동적 반도체 메모리 장치는 기준전압 입력 패드를 1개만 사용하는 비교예에 비해 기준전압 입력 패드에서 입력 수신기들(특히, 기준전압 입력 패드로부터 가장 멀리 위치한 입력 수신기)까지의 거리가 크게 줄어들어 기준전압 변동 노이즈의 레벨이 감소되기 때문에 입력 수신기들의 데이터 셋업/홀드 타임 마진이 개선되어 동작 신뢰성이 향상되는 효과가 있다. 아울러, 입력 수신기들이 넓게 분산 배치되어 있는 동적 반도체 메모리 장치일수록 상기한 효과는 보다 극명하게 나타난다.

Claims (21)

  1. 클록신호에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 각각 구비하고 위치에 따라 x개의 그룹으로 분할된 n(단, n > x)개의 입력 수신기들과,
    상기 n개의 입력 수신기들과 일대일 대응으로 연결되어 상기 입력 수신기들 각각에 소정의 입력 데이터를 제공하는 n개의 데이터 입력 패드들과,
    상기 x개의 그룹들에 일대일 대응으로 연결되어 동일한 그룹에 포함된 입력 수신기들에 공통으로 상기 기준전압을 제공하는 x개의 기준전압 입력 패드들을 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 n개의 입력 수신기들 각각에 구비된 차동 증폭부는
    상기 n개의 데이터 입력 패드들 중 해당 데이터 입력 패드로부터의 데이터가 게이트로 인가되는 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터와 대칭적으로 연결되며 상기 x개의 기준전압 입력 패드들 중 해당 기준전압 입력 패드로부터의 기준전압이 게이트로 인가되는 제 2 NMOS 트랜지스터를 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  3. 클록신호에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 각각 구비하고 위치에 따라 x개의 그룹으로 분할된 n(단, n > x)개의 입력 수신기들과,
    상기 n개의 입력 수신기들과 일대일 대응으로 연결되어 상기 입력 수신기들 각각에 소정의 입력 데이터를 제공하는 n개의 데이터 입력 패드들과,
    상기 x개의 그룹들에 일대일 대응으로 연결되어 동일한 그룹에 포함된 입력 수신기들에 공통으로 상기 기준전압을 제공하는 x개의 기준전압 입력 패드들과,
    상기 x개의 기준전압 입력 패드들과 상기 n개의 입력 수신기들 사이에 하나씩 직렬로 연결된 n개의 저항부들을 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 n개의 입력 수신기들 각각에 구비된 차동 증폭부는
    상기 n개의 데이터 입력 패드들 중 해당 데이터 입력 패드로부터의 데이터가 게이트로 인가되는 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터와 대칭적으로 연결되며 상기 x개의 기준전압 입력 패드들 중 해당 기준전압 입력 패드로부터의 기준전압이 게이트로 인가되는 제 2 NMOS 트랜지스터를 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 x개의 기준전압 입력 패드들과 상기 n개의 저항부들을 연결하는 x개의 공통 라인들에 하나씩 일단이 연결되고 타단이 접지전원에 연결된 x개의 커패시터들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  6. 클록신호에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 각각 구비하고 위치에 따라 x개의 그룹으로 분할된 n(단, n > x)개의 입력 수신기들과,
    상기 n개의 입력 수신기들과 일대일 대응으로 연결되어 상기 입력 수신기들 각각에 소정의 입력 데이터를 제공하는 n개의 데이터 입력 패드들과,
    상기 x개의 그룹들에 일대일 대응으로 연결되어 동일한 그룹에 포함된 입력 수신기들에 공통으로 상기 기준전압을 제공하는 x개의 기준전압 입력 패드들과,
    상기 x개의 기준전압 입력 패드들과 상기 x개의 그룹들 사이에 하나씩 직렬로 연결된 x개의 저항부들을 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 n개의 입력 수신기들 각각에 구비된 차동 증폭부는
    상기 n개의 데이터 입력 패드들 중 해당 데이터 입력 패드로부터의 데이터가 게이트로 인가되는 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터와 대칭적으로 연결되며 상기 x개의 기준전압 입력 패드들 중 해당 기준전압 입력 패드로부터의 기준전압이 게이트로 인가되는 제 2 NMOS 트랜지스터를 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 n개의 입력 수신기들과 상기 x개의 저항부들을 연결하는 x개의 공통 라인들에 하나씩 일단이 연결되고 타단이 접지전원에 연결된 x개의 커패시터들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 n개의 입력 수신기들과 상기 x개의 저항부들을 연결하는 x개의 공통 라인들 중 상기 저항부들 각각을 기준으로 양측에 하나씩 일단이 연결되고 타단이 접지전원에 연결된 2x개의 커패시터들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  10. 클록신호에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 각각 구비하고 위치에 따라 x개의 그룹으로 분할된 n(단, n > x)개의 입력 수신기들과, 상기 n개의 입력 수신기들과 일대일 대응으로 연결되어 상기 입력 수신기들 각각에 소정의 입력 데이터를 제공하는 n개의 데이터 입력 패드들과, 상기 x개의 그룹들에 일대일 대응으로 연결되어 동일한 그룹에 포함된 입력 수신기들에 공통으로 상기 기준전압을 제공하는 x개의 기준전압 입력 패드들을 구비한 동적 반도체 메모리 장치와;
    상기 패드들과 전기적으로 연결되어 외부 데이터와 외부 기준전압을 상기 패드들에 전달하는 복수개의 볼들을 구비한 마이크로 비지에이 패키지에 있어서,
    상기 복수개의 볼들 중 상기 외부 기준전압이 인가되는 볼은 상기 x개의 기준전압 입력 패드들에 공통으로 연결된 것을 특징으로 하는 동적 반도체 메모리 장치를 내장한 마이크로 비지에이 패키지.
  11. 제 10 항에 있어서,
    상기 동적 반도체 메모리 장치의 n개 입력 수신기들 각각에 구비된 차동 증폭부는
    상기 n개의 데이터 입력 패드들 중 해당 데이터 입력 패드로부터의 데이터가 게이트로 인가되는 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터와 대칭적으로 연결되며 상기 x개의 기준전압 입력 패드들 중 해당 기준전압 입력 패드로부터의 기준전압이 게이트로 인가되는 제 2 NMOS 트랜지스터를 구비한 것을 특징으로 하는 동적 반도체 메모리 장치를 내장한 마이크로 비지에이 패키지.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 동적 반도체 메모리 장치는 상기 x개의 기준전압 입력 패드들과 상기 n개의 입력 수신기들 사이에 하나씩 직렬로 연결된 n개의 저항부들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치를 내장한 마이크로 비지에이 패키지.
  13. 제 12 항에 있어서,
    상기 동적 반도체 메모리 장치는 상기 x개의 기준전압 입력 패드들과 상기 n개의 저항부들을 연결하는 x개의 공통 라인들에 하나씩 일단이 연결되고 타단이 접지전원에 연결된 x개의 커패시터들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치를 내장한 마이크로 비지에이 패키지.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 동적 반도체 메모리 장치는 상기 x개의 기준전압 입력 패드들과 상기 x개의 그룹들 사이에 하나씩 직렬로 연결된 x개의 저항부들을 구비한 것을 특징으로 하는 동적 반도체 메모리 장치를 내장한 마이크로 비지에이 패키지.
  15. 제 14 항에 있어서,
    상기 동적 반도체 메모리 장치는 상기 n개의 입력 수신기들과 상기 x개의 저항부들을 연결하는 x개의 공통 라인들에 하나씩 일단이 연결되고 타단이 접지전원에 연결된 x개의 커패시터들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치를 내장한 마이크로 비지에이 패키지.
  16. 제 14 항에 있어서,
    상기 동적 반도체 메모리 장치는 상기 n개의 입력 수신기들과 상기 x개의 저항부들을 연결하는 x개의 공통 라인들 중 상기 저항부들 각각을 기준으로 양측에 하나씩 일단이 연결되고 타단이 접지전원에 연결된 2x개의 커패시터들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치를 내장한 마이크로 비지에이 패키지.
  17. 클록신호에 동기되어 입력 데이터와 기준전압의 차에 비례하는 출력 데이터쌍을 발생하는 차동 증폭부를 각각 구비하고 위치에 따라 x개의 그룹으로 분할되고, 상기 x개의 그룹 각각이 다시 y(단, y≥2)개의 소그룹으로 분할된 n(단, n > x)개의 입력 수신기들과,
    상기 n개의 입력 수신기들과 일대일 대응으로 연결되어 상기 입력 수신기들 각각에 소정의 입력 데이터를 제공하는 n개의 데이터 입력 패드들과,
    상기 x개의 그룹들에 일대일 대응으로 연결되고, 상기 x개의 그룹들의 각 소그룹들 각각과 별도의 공통라인을 형성하여 상기 각 소그룹과 형성된 공통라인을 통해 동일한 소그룹에 포함된 입력 수신기들에 공통으로 상기 기준전압을 제공하는 z개의 기준전압 입력 패드들을 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 n개의 입력 수신기들 각각에 구비된 차동 증폭부는;
    상기 n개의 데이터 입력 패드들 중 해당 데이터 입력 패드로부터의 데이터가 게이트로 인가되는 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터와 대칭적으로 연결되며 상기 z개의 기준전압 입력 패드들 중 해당 기준전압 입력 패드로부터의 기준전압이 게이트로 인가되는 제 2 NMOS 트랜지스터를 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 z개의 기준전압 입력패드들과 (x*y)개의 소그룹들 사이에 하나씩 직렬로 연결된 (x*y)개의 저항부들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 n개의 입력 수신기들과 상기 (x*y)개의 저항부들을 연결하는 공통 라인들에 하나씩 일단이 연결되고 타단이 접지전원에 연결된 (x*y)개의 커패시터들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 n개의 입력 수신기들과 상기 (x*y)개의 저항부들을 연결하는 (x*y)개의 공통라인들 중 상기 저항부들 각각을 기준으로 양측에 하나씩 일단이 연결되고 타단이 접지전원에 연결된 2(x*y)개의 커패시터들을 더 구비한 것을 특징으로 하는 동적 반도체 메모리 장치.
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