JPH0241908B2 - - Google Patents
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- JPH0241908B2 JPH0241908B2 JP59274504A JP27450484A JPH0241908B2 JP H0241908 B2 JPH0241908 B2 JP H0241908B2 JP 59274504 A JP59274504 A JP 59274504A JP 27450484 A JP27450484 A JP 27450484A JP H0241908 B2 JPH0241908 B2 JP H0241908B2
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- JP
- Japan
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- layer
- power supply
- lines
- layer power
- line
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３層の配線層を有する特にゲートアレ
イなどの半導体集積回路に関する。
イなどの半導体集積回路に関する。
半導体集積回路では微細化が進むにつれ集積度
が向上し、種々の利点が得られるが、その反面ゲ
ート数が増加して供給すべき電流が増大している
にもかかわらず電源配線が細くなり電源インピー
ダンスが高くなる不都合が生じる。またその他の
配線も細くなるので、配線長が長くなると配線抵
抗も無視できなくなる。
が向上し、種々の利点が得られるが、その反面ゲ
ート数が増加して供給すべき電流が増大している
にもかかわらず電源配線が細くなり電源インピー
ダンスが高くなる不都合が生じる。またその他の
配線も細くなるので、配線長が長くなると配線抵
抗も無視できなくなる。
その結果、ゲートアレイのように多数のベーシ
ツクセルがマトリクス状に半導体基板に配置され
た半導体集積回路では、該ベーシツクセルのマト
リクスの中心部分と周囲の部分とで電源電圧の差
が生じてしまう。
ツクセルがマトリクス状に半導体基板に配置され
た半導体集積回路では、該ベーシツクセルのマト
リクスの中心部分と周囲の部分とで電源電圧の差
が生じてしまう。
また細い配線でクロツク信号線を引きまわす
と、配線のCR時定数で、クロツク信号波形がな
まつてしまう。これは、クロツク信号にもとづい
て動作する論理回路では重大な問題となる。
と、配線のCR時定数で、クロツク信号波形がな
まつてしまう。これは、クロツク信号にもとづい
て動作する論理回路では重大な問題となる。
本発明はかかる問題点を解決するためになされ
たもので、電源配線のインピーダンスを低下させ
て上記中心部分と周囲の部分とに付与される電源
電圧を均一化し、更にクロツク信号波形のなまり
などをも容易に除去しうるようにしたものであ
る。
たもので、電源配線のインピーダンスを低下させ
て上記中心部分と周囲の部分とに付与される電源
電圧を均一化し、更にクロツク信号波形のなまり
などをも容易に除去しうるようにしたものであ
る。
そしてかかる問題点を解決するために本発明に
よれば、第１層目電源線と、該第１層目電源線と
直交する第２層目電源線とを格子状に配置し、且
つ該第１層目及び第２層目電源線よりも配線の幅
が大きい第３層目電源線を前記第１層目電源線と
並列に配置し、同一電位の前記第１層目電源線、
第２層目電源線および第３層目電源線間を接続し
た半導体集積回路が提供される。
よれば、第１層目電源線と、該第１層目電源線と
直交する第２層目電源線とを格子状に配置し、且
つ該第１層目及び第２層目電源線よりも配線の幅
が大きい第３層目電源線を前記第１層目電源線と
並列に配置し、同一電位の前記第１層目電源線、
第２層目電源線および第３層目電源線間を接続し
た半導体集積回路が提供される。
上記構成によれば、第１層目電源線と直交させ
て第２層目電源線を格子状に配置し、更に該第１
層目及び第２層目電源線より配線の幅が大きい第
３層目電源線を前記第１層目電源線と並列に配置
しているので、第１層目及び第２層目の電源線を
これと同一電位の太い第３層目電源線に最短距離
で接続することができ、電源線の配線抵抗、換言
すれば電源インピーダンスを大幅に低下させるこ
とができて、基板の各部分に付与される電源電圧
のばらつきを低減することができる。
て第２層目電源線を格子状に配置し、更に該第１
層目及び第２層目電源線より配線の幅が大きい第
３層目電源線を前記第１層目電源線と並列に配置
しているので、第１層目及び第２層目の電源線を
これと同一電位の太い第３層目電源線に最短距離
で接続することができ、電源線の配線抵抗、換言
すれば電源インピーダンスを大幅に低下させるこ
とができて、基板の各部分に付与される電源電圧
のばらつきを低減することができる。
以下図面にもとづいて、本発明の一実施例とし
てのCMOSゲートアレイ集積回路について説明
する。
てのCMOSゲートアレイ集積回路について説明
する。
第１図は、該CMOSゲートアレイ集積回路の
１部（隅部）が概略的に示されている。該図中、
１１は半導体基板、１２は入出力回路、１３はベ
ーシツクセル列でありう、該ベーシツクセル列１
３の伸長方向に第３層目（最上層）の電源線
VSS3，VDD3が配置され、該第３層目の電源線と直
交して第２層目（中間層）の電源線VSS2，VDD2が
格子状に配置されている状態が示されている。
１部（隅部）が概略的に示されている。該図中、
１１は半導体基板、１２は入出力回路、１３はベ
ーシツクセル列でありう、該ベーシツクセル列１
３の伸長方向に第３層目（最上層）の電源線
VSS3，VDD3が配置され、該第３層目の電源線と直
交して第２層目（中間層）の電源線VSS2，VDD2が
格子状に配置されている状態が示されている。
なお実際には最下層（第１層目の）電源線
VSS1，VDD1が該電源線VSS1，VDD1より配線の幅が
大きい該第３層目の電源線VSS3，VDD3の下方にお
いて、該ベーシツクセル列１３の伸長方向に配置
されているが、第１図中には該第１層目の電源線
VSS1，VDD1は図示されていない。（詳細は第２図
を参照）。
VSS1，VDD1が該電源線VSS1，VDD1より配線の幅が
大きい該第３層目の電源線VSS3，VDD3の下方にお
いて、該ベーシツクセル列１３の伸長方向に配置
されているが、第１図中には該第１層目の電源線
VSS1，VDD1は図示されていない。（詳細は第２図
を参照）。
また第２層目の電源線VSS2，VDD2がそれぞれ第
３層目の電源線VSS3，VDD3と交差する点（図中・
印が付されている）で、図示されていない第１層
目（最下層）の電源線VSS1，VDD1（それぞれ第３
層目の電源線VSS3，VDD3の下にある）、第２層目
（中間層）の電源線VSS2，VDD2および第３層目
（最上層）の電源線VSS3，VDD3間（すなわちVSS1，
VDD2、およびVSS3間とVDD1，VDD2、およびVDD3
間）が絶縁層中のスルーホールを通して接続され
る。（詳細は第２図のコンタクト部分１６および
１４参照）。
３層目の電源線VSS3，VDD3と交差する点（図中・
印が付されている）で、図示されていない第１層
目（最下層）の電源線VSS1，VDD1（それぞれ第３
層目の電源線VSS3，VDD3の下にある）、第２層目
（中間層）の電源線VSS2，VDD2および第３層目
（最上層）の電源線VSS3，VDD3間（すなわちVSS1，
VDD2、およびVSS3間とVDD1，VDD2、およびVDD3
間）が絶縁層中のスルーホールを通して接続され
る。（詳細は第２図のコンタクト部分１６および
１４参照）。
なお実際には上記交差点における接続のほかに
上記第１層目の電源線VSS1，VDD1と上記第３層目
の電源線VSS3，VDD3とが所定間隔で接続される
（詳細は第２図のコンタクト部分１７および１５
参照）が、第１図にはこのコンタクト部分は示さ
れていない。
上記第１層目の電源線VSS1，VDD1と上記第３層目
の電源線VSS3，VDD3とが所定間隔で接続される
（詳細は第２図のコンタクト部分１７および１５
参照）が、第１図にはこのコンタクト部分は示さ
れていない。
また入出力回路１２上には環状に主電源線
VDD，VSS（通常上記第３層目の電源線より更に配
線幅が大きくされている。）が配置されており、
該主電源線VDD，VSSからそれぞれ例えば上記配
線幅の大きい第３層目の電源線VDD3，VSS3を通し
て内部のベーシツクセル領域に電源電圧が供給さ
れ、更に例えば上記第２層目の電源線あるいは上
記第１層目の電源線を通して基板各部に電源電圧
が供給される。（詳細は第３図および第４図参
照）。
VDD，VSS（通常上記第３層目の電源線より更に配
線幅が大きくされている。）が配置されており、
該主電源線VDD，VSSからそれぞれ例えば上記配
線幅の大きい第３層目の電源線VDD3，VSS3を通し
て内部のベーシツクセル領域に電源電圧が供給さ
れ、更に例えば上記第２層目の電源線あるいは上
記第１層目の電源線を通して基板各部に電源電圧
が供給される。（詳細は第３図および第４図参
照）。
一般にゲートアレイでは、その電源配線は、半
導体基板上におけるベーシツクセルの配置に応じ
た固定的なパターンとしてレイアウトされている
が、本発明では上述したように、第１層目、第２
層目、および第３層目の電源線がいわゆる格子状
にレイアウトされており、それによつて第１層目
及び第２層目の電源線をこれと同一電位の太い第
３層目電源線に最短距離で接続することができ
る。
導体基板上におけるベーシツクセルの配置に応じ
た固定的なパターンとしてレイアウトされている
が、本発明では上述したように、第１層目、第２
層目、および第３層目の電源線がいわゆる格子状
にレイアウトされており、それによつて第１層目
及び第２層目の電源線をこれと同一電位の太い第
３層目電源線に最短距離で接続することができ
る。
ここで第３層目の電源線は比較的段差のついた
絶縁層上に配線されるため場合によつては断線の
可能性もあるが、本発明では該第３層目の電源線
の配線幅が第１層目おおび第２層目電源線より大
きく（太く）されている（このようにすること
は、最上層である第３層目にはその周囲に他の信
号配線などの障害物が少いため実現可能である）
ため断線のおそれがなく、しかもかかる配線幅の
大きい第３層目の電源線を用いることによつて内
部ベーシツク領域から周囲の主電源線VDD，VSS
に至るまでの電源インピーダンスを大幅に低下さ
せることができる。
絶縁層上に配線されるため場合によつては断線の
可能性もあるが、本発明では該第３層目の電源線
の配線幅が第１層目おおび第２層目電源線より大
きく（太く）されている（このようにすること
は、最上層である第３層目にはその周囲に他の信
号配線などの障害物が少いため実現可能である）
ため断線のおそれがなく、しかもかかる配線幅の
大きい第３層目の電源線を用いることによつて内
部ベーシツク領域から周囲の主電源線VDD，VSS
に至るまでの電源インピーダンスを大幅に低下さ
せることができる。
第２図ａは、第１図の集積回路中、で示され
る領域を拡大して示すもので、配線幅の大きい第
３層目の電源線VSS3，VDD3の下方にそれと直交し
て第２層目の電源線VSS2，VDD2が配置され、更に
その下方に、該電源線VSS3，VDD3と重なつた状態
で第１層目の電源線VSS1，VDD1が配置される。
る領域を拡大して示すもので、配線幅の大きい第
３層目の電源線VSS3，VDD3の下方にそれと直交し
て第２層目の電源線VSS2，VDD2が配置され、更に
その下方に、該電源線VSS3，VDD3と重なつた状態
で第１層目の電源線VSS1，VDD1が配置される。
１３−１，１３−２，１３−３，１３−４はそ
れぞれ１個のベーシツクセル（その詳細は第２図
ｂ参照）を示しており、この実施例では２個のベ
ーシツクセル間隔で第２層目の電源線VSS2，VDD2
が交互に配置される。１４は上述したように各電
源線VDD1，VDD2、およびVDD3のコンタクト部分で
それらの交差点に設けられる。１５は各電源線
VDD1およびVDD3のコンタクト部で、基板各部に供
給される電源電圧のばらつきを少くする上ではそ
の数を多くすることが望ましいが、周囲に配線さ
れる信号線の存在を考慮して適当数設けられる。
れぞれ１個のベーシツクセル（その詳細は第２図
ｂ参照）を示しており、この実施例では２個のベ
ーシツクセル間隔で第２層目の電源線VSS2，VDD2
が交互に配置される。１４は上述したように各電
源線VDD1，VDD2、およびVDD3のコンタクト部分で
それらの交差点に設けられる。１５は各電源線
VDD1およびVDD3のコンタクト部で、基板各部に供
給される電源電圧のばらつきを少くする上ではそ
の数を多くすることが望ましいが、周囲に配線さ
れる信号線の存在を考慮して適当数設けられる。
更に１６は各電源線VSS1，VSS2、およびVSS3の
コンタクト部でそれらの交差点に設けられる。１
７は各電源線VSS1およびVSS3のコンタクト部で上
記コンタクト部１５に準じて設けられる。
コンタクト部でそれらの交差点に設けられる。１
７は各電源線VSS1およびVSS3のコンタクト部で上
記コンタクト部１５に準じて設けられる。
そして図示の実施例では、第３層目の電源線
VSS3，VDD3を第１層目の電源線VSS1，VDD1と並列
に配置するにあたり、該第３層目の電源線が該第
１層目の電源線上に重畳するようにして配置され
ているので電源配線のためスペースが節約される
とともに相互の接続（コンタクト）も容易とな
る。
VSS3，VDD3を第１層目の電源線VSS1，VDD1と並列
に配置するにあたり、該第３層目の電源線が該第
１層目の電源線上に重畳するようにして配置され
ているので電源配線のためスペースが節約される
とともに相互の接続（コンタクト）も容易とな
る。
なお、第２図ｂは１個のベーシツクセル例えば
１３−１の具体的構成を例示するもので、通常、
２個のＰチヤンネルトランジスタP1，P2と２個
のＮチヤンネルトランジスタN1，N2とが図示の
ような接続関係で形成されており、各、、
およびの点は第２図ａのベーシツクセル１３−
１内の、、およびの点に対応する。
１３−１の具体的構成を例示するもので、通常、
２個のＰチヤンネルトランジスタP1，P2と２個
のＮチヤンネルトランジスタN1，N2とが図示の
ような接続関係で形成されており、各、、
およびの点は第２図ａのベーシツクセル１３−
１内の、、およびの点に対応する。
なお第２図には電源線と半導体基板との接続ま
では示されていないが、その１例は第４図に示さ
れている。（第４図の符号１９参照）。
では示されていないが、その１例は第４図に示さ
れている。（第４図の符号１９参照）。
第３図は、第１図の集積回路中で示す領域を
拡大して示すもので、内部ベーシツクセル領域か
らの電源線が入出力回路１２上の主電源線VSS，
VDDに接続される場合の具体例が示されている。
拡大して示すもので、内部ベーシツクセル領域か
らの電源線が入出力回路１２上の主電源線VSS，
VDDに接続される場合の具体例が示されている。
該図に示されるものにおいては、主電源線VSS
は第３層目（最上層）に配置されていて該主電源
線VSSに上記第３層目の電源線VSS3の延長部が直
接接続されている。このようにすることによつて
電源線のインピーダンスを１層低くすることがで
きる。また主電源線VDDは第１層目又は第２層目
に配置されており、該主電源線VDDと上記第３層
目の電源線VDD3との接続はコンタクト部１８（絶
縁層中に他のコンタクト部と同様にして設けられ
る）において行われる。
は第３層目（最上層）に配置されていて該主電源
線VSSに上記第３層目の電源線VSS3の延長部が直
接接続されている。このようにすることによつて
電源線のインピーダンスを１層低くすることがで
きる。また主電源線VDDは第１層目又は第２層目
に配置されており、該主電源線VDDと上記第３層
目の電源線VDD3との接続はコンタクト部１８（絶
縁層中に他のコンタクト部と同様にして設けられ
る）において行われる。
なお主電源線VDD，VSSは通常上記第３層目の
電源線VDD3，VSS3よりも更に太く形成される。こ
の場合図示の例では主電源線VDDとVSSとが別の
層に配置されるため、それらが相互に重なるよう
な状態で配置することも可能である。
電源線VDD3，VSS3よりも更に太く形成される。こ
の場合図示の例では主電源線VDDとVSSとが別の
層に配置されるため、それらが相互に重なるよう
な状態で配置することも可能である。
第４図は、第１層目の電源線VSS1，VDD1と半導
体基板との接続状態を例示するもので、図示の例
では第１層目の電源線VSS1，VDD1が各ベーシツク
セルと対向する位置に枝状の延長パターンV′SS1，
V′DD1が形成されており、該延長パターンを介し
て各第１層目の電源線VSS1，VDD1と所定の拡散領
域およびとが接続配線１９によつて接続さ
れ、このようにして所定の拡散領域に所定の電位
を容易に付与することができる。
体基板との接続状態を例示するもので、図示の例
では第１層目の電源線VSS1，VDD1が各ベーシツク
セルと対向する位置に枝状の延長パターンV′SS1，
V′DD1が形成されており、該延長パターンを介し
て各第１層目の電源線VSS1，VDD1と所定の拡散領
域およびとが接続配線１９によつて接続さ
れ、このようにして所定の拡散領域に所定の電位
を容易に付与することができる。
更に本発明の集積回路においては、電源線のみ
ならずクロツク配線層として第２層目および第３
層目の配線を用いることがクロツク真乙波形のな
まりを防止する点で好ましい。この場合論理ゲー
ト内のゲート金属と接続する部分のみを除き、該
第２層目と第３層目の配線のみで配線することが
望ましい。
ならずクロツク配線層として第２層目および第３
層目の配線を用いることがクロツク真乙波形のな
まりを防止する点で好ましい。この場合論理ゲー
ト内のゲート金属と接続する部分のみを除き、該
第２層目と第３層目の配線のみで配線することが
望ましい。
本発明によれば、電源線の配線抵抗に大幅に低
下させることができて基板各部に付与される電源
電圧のばらつきをなくすことができ、またクロツ
ク信号波形のなまりを容易に防止することができ
る。
下させることができて基板各部に付与される電源
電圧のばらつきをなくすことができ、またクロツ
ク信号波形のなまりを容易に防止することができ
る。
第１図は、本発明の１実施例としての半導体集
積回路の１部を概略的に示す平面図、第２図ａ，
ｂは、第１図の集積回路におけるの領域を詳細
に示す平面図、第３図は、第１図の集積回路にお
けるの領域を詳細に示す平面図、第４図は、第
１図の集積回路において電源線と基板領域との接
続状態を例示する平面図である。 （符号の説明）、１１……半導体基板、１２…
…入出力回路、１３……ベーシツクセル列、１
４，１５，１８……電位VDDを供給する電源線相
互のコンタクト部、１６，１７……電位VSSを供
給する電源線相互のコンタクト部、１９……電源
線と基板の拡散領域との接続配線。
積回路の１部を概略的に示す平面図、第２図ａ，
ｂは、第１図の集積回路におけるの領域を詳細
に示す平面図、第３図は、第１図の集積回路にお
けるの領域を詳細に示す平面図、第４図は、第
１図の集積回路において電源線と基板領域との接
続状態を例示する平面図である。 （符号の説明）、１１……半導体基板、１２…
…入出力回路、１３……ベーシツクセル列、１
４，１５，１８……電位VDDを供給する電源線相
互のコンタクト部、１６，１７……電位VSSを供
給する電源線相互のコンタクト部、１９……電源
線と基板の拡散領域との接続配線。
Claims (1)
- 【特許請求の範囲】 １ トランジスタを含むベーシツクセルが配列さ
れている複数のベーシツクセル列と、該複数のベ
ーシツクセル列をそれぞれ縦断するように設けら
れた複数本の第１層目電源線と、該第１層目電源
線と直交して格子を成すように設けられた複数本
の第２層目電源線と、前記ベーシツクセル列を縦
断するように、前記第１層目電源線と並列に設け
られ、且つ前記第１層目電源線及び前記第２層目
電源線よりも幅の大きい複数本の第３層目電源線
とを有し、同一電位の前記第１層目電源線と前記
第２層目電源線及び前記第３層目電源線とが、複
数箇所で相互接続されていることを特徴とする半
導体集積回路。 ２ 前記第３層目電源線を前記第１層目電源線上
に重畳するように配置したことを特徴とする特許
請求の範囲第１項記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59274504A JPS61156751A (ja) | 1984-12-28 | 1984-12-28 | 半導体集積回路 |
| EP85307023A EP0177336B1 (en) | 1984-10-03 | 1985-10-01 | Gate array integrated device |
| DE8585307023T DE3586385T2 (de) | 1984-10-03 | 1985-10-01 | Integrierte gate-matrixstruktur. |
| US06/782,923 US4661815A (en) | 1984-10-03 | 1985-10-02 | Gate array integrated device having mixed single column type and matrix type arrays |
| KR858507267A KR900005150B1 (en) | 1984-10-03 | 1985-10-02 | Gate array integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59274504A JPS61156751A (ja) | 1984-12-28 | 1984-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156751A JPS61156751A (ja) | 1986-07-16 |
| JPH0241908B2 true JPH0241908B2 (ja) | 1990-09-19 |
Family
ID=17542613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59274504A Granted JPS61156751A (ja) | 1984-10-03 | 1984-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156751A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197356A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| JP2606845B2 (ja) * | 1987-06-19 | 1997-05-07 | 富士通株式会社 | 半導体集積回路 |
| JP2575760B2 (ja) * | 1987-11-30 | 1997-01-29 | シャープ株式会社 | 集積回路の配線構造 |
| JPH01179344A (ja) * | 1988-01-04 | 1989-07-17 | Toshiba Corp | 半導体装置 |
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1984
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| JPS61156751A (ja) | 1986-07-16 |
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