JPS5851538A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5851538A JPS5851538A JP14946381A JP14946381A JPS5851538A JP S5851538 A JPS5851538 A JP S5851538A JP 14946381 A JP14946381 A JP 14946381A JP 14946381 A JP14946381 A JP 14946381A JP S5851538 A JPS5851538 A JP S5851538A
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- 239000010410 layer Substances 0.000 claims 8
- 239000011229 interlayer Substances 0.000 claims 1
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 26
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- 229920005591 polysilicon Polymers 0.000 abstract description 13
- 230000003014 reinforcing effect Effects 0.000 abstract description 8
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発＠會よ半導体集権回路装置、％に七〇配豐構造に関
するものである。
するものである。
隔＠ＸＱにおいては、半導体チップ上に多数の単位セル
からなるセル列が所定の関ｐＨ＆（即ち所定幅の配線チ
ャネル領域）ｋ置いて多数本配列賂れることがめる。セ
して、各列のセルに対して電挿電圧、例えばｖＤＤ（５
ｖ）及びｖｓ８（Ｏｖ）ｙ供給するために、各セル列上
に同方向に給電用のアルミニウム配＃を夫々平行に走ら
せている。この場合、セル列が要員ために七のアル建ニ
ウム配縁ＫＩＬＪＩＥ肯ｙが生じ、セルに対して均婢に
Ｖ。１又はｖｓ８ｒ与えることかできないので、この対
策として各セル列の中間位置（例えにチップの中央部）
Ｋで直角方向に別のアルミニウム配Ｍｋ多層配麹構造で
上方に設け、これらの付加的な電源配線を上記の下ノー
アル建ニウム配鰍に接続することがある。即ち、これら
の付加的な電−配＃を電源ｍ強うインとしてＷａ１ｉｌ
Ｆ！させることにより、上記の電圧降下の影響を受は易
いチップ中央部付近のセルに対して他のセルと来電的に
同等の電源電圧供給用 ところが、本発明者が検討ｒ加えた結釆、上記のＷｊＬ
Ｆ組玉ライン（上層アルミニウム配＃）ぼ夫々かなりの
噛１を肩していてチップ暢に対し相当な、割合倉吉めて
いるが、七の電源補強ラインの直下の領域にはセルが全
く配されておらず、しかも配縁チャネルとして用いられ
ない場合には、それだけチップの有効面積が小さくなり
、また配Ｉｍ！数にも制約がめることが判明した。仮に
、上記電源補強ライン下にセルが配ちれても、その部分
では他の上層アル建ニウム配總を設けることかできヰい
から、下層のアルミニウム配置しか設けられず、このた
めにセルの種類が制限１れたり、セル列間の配線チャネ
ル領域の下層のアルミニウム配縁との関係で全体として
下層のアルミニウム配−〇配置が複雑化してしまう。ま
た、この場合、上ｒｉ２電源補強ライう下ではセルを形
成する拡散領域上の表面の凹凸又は段差がかなりあるた
め、七こで下層の電源ラインとの接続ｔとるに際し配−
の段切れの問題が生じ、従って上下の電源ラインｋｉｄ
すること自体が困難でめる。
からなるセル列が所定の関ｐＨ＆（即ち所定幅の配線チ
ャネル領域）ｋ置いて多数本配列賂れることがめる。セ
して、各列のセルに対して電挿電圧、例えばｖＤＤ（５
ｖ）及びｖｓ８（Ｏｖ）ｙ供給するために、各セル列上
に同方向に給電用のアルミニウム配＃を夫々平行に走ら
せている。この場合、セル列が要員ために七のアル建ニ
ウム配縁ＫＩＬＪＩＥ肯ｙが生じ、セルに対して均婢に
Ｖ。１又はｖｓ８ｒ与えることかできないので、この対
策として各セル列の中間位置（例えにチップの中央部）
Ｋで直角方向に別のアルミニウム配Ｍｋ多層配麹構造で
上方に設け、これらの付加的な電源配線を上記の下ノー
アル建ニウム配鰍に接続することがある。即ち、これら
の付加的な電−配＃を電源ｍ強うインとしてＷａ１ｉｌ
Ｆ！させることにより、上記の電圧降下の影響を受は易
いチップ中央部付近のセルに対して他のセルと来電的に
同等の電源電圧供給用 ところが、本発明者が検討ｒ加えた結釆、上記のＷｊＬ
Ｆ組玉ライン（上層アルミニウム配＃）ぼ夫々かなりの
噛１を肩していてチップ暢に対し相当な、割合倉吉めて
いるが、七の電源補強ラインの直下の領域にはセルが全
く配されておらず、しかも配縁チャネルとして用いられ
ない場合には、それだけチップの有効面積が小さくなり
、また配Ｉｍ！数にも制約がめることが判明した。仮に
、上記電源補強ライン下にセルが配ちれても、その部分
では他の上層アル建ニウム配總を設けることかできヰい
から、下層のアルミニウム配置しか設けられず、このた
めにセルの種類が制限１れたり、セル列間の配線チャネ
ル領域の下層のアルミニウム配縁との関係で全体として
下層のアルミニウム配−〇配置が複雑化してしまう。ま
た、この場合、上ｒｉ２電源補強ライう下ではセルを形
成する拡散領域上の表面の凹凸又は段差がかなりあるた
め、七こで下層の電源ラインとの接続ｔとるに際し配−
の段切れの問題が生じ、従って上下の電源ラインｋｉｄ
すること自体が困難でめる。
いずれにしても、上記電源補強ライン下の領域は有効に
使用されないか、或いはセルや配縁を設かめることが分
った。
使用されないか、或いはセルや配縁を設かめることが分
った。
従って、本発明の目的は、上記の如き電源補強う、イン
下の領域を有効に用い、骨に配線チャネルの本数會増加
名ゼて配ＩｖＩＩｔ−谷易に付加することのできるｓｉ
ｔ徒供することＫある。
下の領域を有効に用い、骨に配線チャネルの本数會増加
名ゼて配ＩｖＩＩｔ−谷易に付加することのできるｓｉ
ｔ徒供することＫある。
この目的ｔ４成するために、本発明によれば、電源補強
ラインを形成する上層配線の直下に同方向に延ひる導ｄ
ｌ１ｍ（例えばポリシリコン配線、半導体基板の拡赦領
域）ｔ−設け、この導電層を配縁として用いて、例えば
セル列間の配線チャネル内の下層配線゛と七の交差位置
にて接続するように構成してｂる。
ラインを形成する上層配線の直下に同方向に延ひる導ｄ
ｌ１ｍ（例えばポリシリコン配線、半導体基板の拡赦領
域）ｔ−設け、この導電層を配縁として用いて、例えば
セル列間の配線チャネル内の下層配線゛と七の交差位置
にて接続するように構成してｂる。
以下、本発明の実施例を図面について詳細に述べる。
ｖ１図は、本実施例による一坤工０全体の橡略的なレイ
アウトを示すものである、牛導体工０チア ７’ ｌ
Ｋ＃ｉ、嗣ｆｌｋ組むための単位セル２の列ＪａＩ、３
ａｌ・・・・・・３ａｎ−１，３ａｎが所定の間隔（帥
も所定・−の配線チャネル１域４）１１−直いて半行に
配列されて込る。各セル列は、夫々２本ずつのセル列か
らなっていて、七の中間位＊（即ち左右のセル列の間）
は単位セルが存在しない比較的幅広の領域となっている
。各セルはここでは、例えば０Ｍ０Ｂ構造で丁べて形成
場れており、いわゆるマスタースライス方式で論理を作
成できるようになっている。上記の中間位置゛において
は、各セル列と直交する方向に２本の電源補強ライン５
゜６が比較的幅広（例えば５０μｍ幅）に夫々設けられ
ている。これら両ラインは共に２鳩目のアルミニウムで
形成されており、各セル列上に＊１方向に延びる電源電
圧供給扇の１層目のアルミニウム配１ｉ１（第１囚では
図示省略）と直角Ｖｒ父差している。また、チップ１０
周辺には、各入出力バンファ７、ポンディングパッド８
が夫々設けられている。
アウトを示すものである、牛導体工０チア ７’ ｌ
Ｋ＃ｉ、嗣ｆｌｋ組むための単位セル２の列ＪａＩ、３
ａｌ・・・・・・３ａｎ−１，３ａｎが所定の間隔（帥
も所定・−の配線チャネル１域４）１１−直いて半行に
配列されて込る。各セル列は、夫々２本ずつのセル列か
らなっていて、七の中間位＊（即ち左右のセル列の間）
は単位セルが存在しない比較的幅広の領域となっている
。各セルはここでは、例えば０Ｍ０Ｂ構造で丁べて形成
場れており、いわゆるマスタースライス方式で論理を作
成できるようになっている。上記の中間位置゛において
は、各セル列と直交する方向に２本の電源補強ライン５
゜６が比較的幅広（例えば５０μｍ幅）に夫々設けられ
ている。これら両ラインは共に２鳩目のアルミニウムで
形成されており、各セル列上に＊１方向に延びる電源電
圧供給扇の１層目のアルミニウム配１ｉ１（第１囚では
図示省略）と直角Ｖｒ父差している。また、チップ１０
周辺には、各入出力バンファ７、ポンディングパッド８
が夫々設けられている。
第２図には、電源ラインが概略的に示もれている。チッ
プ１の崗辺では、比較的・−広（例えば２００ｐｍ暢）
のｖＤＤ供給供給子ルミニウム配線９とｖ８８供給用の
アルミニウム配縁ｌＯとが夫々根状に配もれ、こｔらの
配線に夫に接続逼れた状憧で上記した甫珈補強ライン５
．６がチップ中央部を縦断して延びている。一方、セル
２の各列上には、ｖＤＤ供給供給子ルミニウム配置１１
１とＶ５Ｂ供給用のアルミニウム配線１２とが比較的−
狭（例えば１０μｍ・嶋）に夫々設けられ、これらは夫
々周辺の配−９，１０に＃続もれると共に、電Ｓ補強ラ
イン５．６に対し各父差位ｌ１ｒｃて接続されている、
なお第２図には、１列分のセルについてのみ示δれてい
るか、他の列についても上記と同様に電−ラインが設け
られているので、七の収明は省略する。
プ１の崗辺では、比較的・−広（例えば２００ｐｍ暢）
のｖＤＤ供給供給子ルミニウム配線９とｖ８８供給用の
アルミニウム配縁ｌＯとが夫々根状に配もれ、こｔらの
配線に夫に接続逼れた状憧で上記した甫珈補強ライン５
．６がチップ中央部を縦断して延びている。一方、セル
２の各列上には、ｖＤＤ供給供給子ルミニウム配置１１
１とＶ５Ｂ供給用のアルミニウム配線１２とが比較的−
狭（例えば１０μｍ・嶋）に夫々設けられ、これらは夫
々周辺の配−９，１０に＃続もれると共に、電Ｓ補強ラ
イン５．６に対し各父差位ｌ１ｒｃて接続されている、
なお第２図には、１列分のセルについてのみ示δれてい
るか、他の列についても上記と同様に電−ラインが設け
られているので、七の収明は省略する。
このようなＩＯチップ２において、特に上記電−補強ラ
イン５．６の直下の＠城が第３図〜第５図に示すように
４ＩＩＩ成ａれていることが％徴的である。
イン５．６の直下の＠城が第３図〜第５図に示すように
４ＩＩＩ成ａれていることが％徴的である。
卸ち、上記のＩＩＥ曽補彌ライン５．６の直下において
、四方１ｈ］（各セル列と面角方向）Ｋ複数のポリシリ
コン配線１３．１４が夫々設けられ、これらのｙＮＩＪ
シリコン配鹸が所定−所にて配−千ヤネル懺域４の１層
目アルミニウム配線１５と適宜接続されている。このア
ル＜ニウム配線１５は各配線チャネル領域内に多数配筋
れるが、図面では簡略化のためにポリシリコン配線１３
．１４と接鯖嘔れるものしか示していない。ポリシリコ
ン配置１３．１４扛、アルミニウム配＃１１．１２より
下方ＫＴｏって、セル２を構成する０ＭＯ８のポリシリ
コンゲート電ｌｌＡｌ６と同一工程で形成された−ので
あってよい。従って、セル２會マスタースライス方式で
作成する場合には、セル２と同時にポリシリコン配＄１
３．１４も同方式が適用され、マスターの下地として予
めパターン化ちれる。なお、図中、１７はＮ型シリコン
基板、１８はセルのＰｌｉ！ウェル、１９はウェル１８
に給電するためのｐ”ｍ領域、２０はセルの各ＭＩＳＦ
ＩＴのソース又はドレイン領域、２１はゲート酸化層・
２２はポリシリコンｔＲｔｈ１のＢｉＯ＠ｍ１２３＃１
りンシリケートガラス躾、２４ｆＸリンシリケートガラ
ス展、２５はｓｌｏｍａ １１１１（パンシベーション
編）、２６はフィールドａｉｏｌ 膜、２７は両了ル（
ニウム配＠接研用のスルーホール、２８はポリシリコン
配＠１３．１４とアルミニウム配８１５との接続用スル
ーホールである。
、四方１ｈ］（各セル列と面角方向）Ｋ複数のポリシリ
コン配線１３．１４が夫々設けられ、これらのｙＮＩＪ
シリコン配鹸が所定−所にて配−千ヤネル懺域４の１層
目アルミニウム配線１５と適宜接続されている。このア
ル＜ニウム配線１５は各配線チャネル領域内に多数配筋
れるが、図面では簡略化のためにポリシリコン配線１３
．１４と接鯖嘔れるものしか示していない。ポリシリコ
ン配置１３．１４扛、アルミニウム配＃１１．１２より
下方ＫＴｏって、セル２を構成する０ＭＯ８のポリシリ
コンゲート電ｌｌＡｌ６と同一工程で形成された−ので
あってよい。従って、セル２會マスタースライス方式で
作成する場合には、セル２と同時にポリシリコン配＄１
３．１４も同方式が適用され、マスターの下地として予
めパターン化ちれる。なお、図中、１７はＮ型シリコン
基板、１８はセルのＰｌｉ！ウェル、１９はウェル１８
に給電するためのｐ”ｍ領域、２０はセルの各ＭＩＳＦ
ＩＴのソース又はドレイン領域、２１はゲート酸化層・
２２はポリシリコンｔＲｔｈ１のＢｉＯ＠ｍ１２３＃１
りンシリケートガラス躾、２４ｆＸリンシリケートガラ
ス展、２５はｓｌｏｍａ １１１１（パンシベーション
編）、２６はフィールドａｉｏｌ 膜、２７は両了ル（
ニウム配＠接研用のスルーホール、２８はポリシリコン
配＠１３．１４とアルミニウム配８１５との接続用スル
ーホールである。
このように、 ２層目アルミニウムからなる電−補給
ライン５．６と同方向に、ポリシリコン膜１３．１４ｒ
ｊる納７ｊな配置１ＮｋｅｒＴ、ｃれを例えばセル列の
内＠にある配糾チャネル佃域の各アル＜＝ラム配＃１１
１１１の接ｌＲＫ用いているので、ボ１１シリコン配線
１３．１４の分だけ、これまで電源補強ライン５．６の
領域に設けることのなかった２層目アルミニウム配−〇
本ａが増えたのと等価となる。従って、七尖列と直交す
る方向での配線本数を増加部ゼ、配縁チャネル＠城會走
る配線数ケ追加して、１！ｉ！理ゲートａｋ増や丁こと
ができる、なお、各ポリシリコン配線１３−１３．１４
−１４闇も例えば１層目のアルミニウム配続２９で上記
とｌ１ｍ様Ｋｗ続してよいので、３以上の配置チャネル
領域の配＃１５間會接紗することもできる。 。
ライン５．６と同方向に、ポリシリコン膜１３．１４ｒ
ｊる納７ｊな配置１ＮｋｅｒＴ、ｃれを例えばセル列の
内＠にある配糾チャネル佃域の各アル＜＝ラム配＃１１
１１１の接ｌＲＫ用いているので、ボ１１シリコン配線
１３．１４の分だけ、これまで電源補強ライン５．６の
領域に設けることのなかった２層目アルミニウム配−〇
本ａが増えたのと等価となる。従って、七尖列と直交す
る方向での配線本数を増加部ゼ、配縁チャネル＠城會走
る配線数ケ追加して、１！ｉ！理ゲートａｋ増や丁こと
ができる、なお、各ポリシリコン配線１３−１３．１４
−１４闇も例えば１層目のアルミニウム配続２９で上記
とｌ１ｍ様Ｋｗ続してよいので、３以上の配置チャネル
領域の配＃１５間會接紗することもできる。 。
この結果、ｌＥ―補強ライう下の蛸域も配＃軸城 ゛
として有効に用いることができ、配置の追加を容易ｒな
し得ることになる。
として有効に用いることができ、配置の追加を容易ｒな
し得ることになる。
以上、本発明を例示したが、上述の爽ｔｉａｆｐＨに本
発明の技術的思想ｒ基いて良に蕾形が一■能である。
発明の技術的思想ｒ基いて良に蕾形が一■能である。
例えば、上述のポリシリコン配１１！ｌ１１３．１４に
代えて他の導電層、％に基板１７に形成した拡妙拳域會
同様の配線として用いることができる。この拡散領域は
、セル側の拡散領域と共通の工程で形成可能である。ｔ
た、上述のアルミニウム配−１５は上層配＃５．６下を
横切って（即ち、各セル列の全長に亘って）設けること
もできる。
代えて他の導電層、％に基板１７に形成した拡妙拳域會
同様の配線として用いることができる。この拡散領域は
、セル側の拡散領域と共通の工程で形成可能である。ｔ
た、上述のアルミニウム配−１５は上層配＃５．６下を
横切って（即ち、各セル列の全長に亘って）設けること
もできる。
図面は本発明の実施例を示す屯のでおって、第１図は牛
導体チップの概略的レイ了ウド図、第２図は同チップ上
の電源配置ｌｔ示すｉｌ！Ｉ酵図、第３図は電源補強ラ
インを含むＪＩＩ部の拡大平面図、誹４図は菓３図のＸ
−Ｘ＠に沿う一部断面図、第５図は第３図のＹ−Ｙ−に
沿う−Ｓ＃面図である。 なお、図面ｒ用いられている符号において、２は論理セ
ル、３ａ１〜３ａｎはセルダＩＪ１番は配−チャネル、
５及び６＃′ｉ電一補強ライン、１１及び１２は電源ラ
イン、１３及び１４はポリシリコンＶ、＠。 １５は配−チャネル内の１層目アルミニウム配置１２７
及び２８はスルーホール、２９は１層目アルミニウム配
線である。
導体チップの概略的レイ了ウド図、第２図は同チップ上
の電源配置ｌｔ示すｉｌ！Ｉ酵図、第３図は電源補強ラ
インを含むＪＩＩ部の拡大平面図、誹４図は菓３図のＸ
−Ｘ＠に沿う一部断面図、第５図は第３図のＹ−Ｙ−に
沿う−Ｓ＃面図である。 なお、図面ｒ用いられている符号において、２は論理セ
ル、３ａ１〜３ａｎはセルダＩＪ１番は配−チャネル、
５及び６＃′ｉ電一補強ライン、１１及び１２は電源ラ
イン、１３及び１４はポリシリコンＶ、＠。 １５は配−チャネル内の１層目アルミニウム配置１２７
及び２８はスルーホール、２９は１層目アルミニウム配
線である。
Claims (1)
- １、複数の単位セル列が所定の間隔音直いて配列毛れ、
前記単位セル列と同方向に延びる電源電圧供給用の下層
配−が前記単位セル列上に設けられ、前記単位セル列の
中間位置にて各単位セル列と交差する方向に延びる電源
電圧供給用の上層献酬が付加的Ｋ１１ｌσられ、前記上
層配崎と前記下層配縁とがこれらの交差位ぽにて層間絶
縁膜のスルーホールを介ｔ、て互いに接Ｉａ賂れでいる
子導体果槽回路装置において、前記上層配線と同方向に
延びる導電層が前記上層配線の直下Ｋｅけられ、前記導
電層が前記セル列と交差する方向の配線として付加的に
用いられていることｋｍ値とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946381A JPS5851538A (ja) | 1981-09-24 | 1981-09-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946381A JPS5851538A (ja) | 1981-09-24 | 1981-09-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851538A true JPS5851538A (ja) | 1983-03-26 |
Family
ID=15475673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14946381A Pending JPS5851538A (ja) | 1981-09-24 | 1981-09-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851538A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164242A (ja) * | 1982-03-24 | 1983-09-29 | Nec Corp | マスタスライス方式集積回路 |
| JPS61156751A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 半導体集積回路 |
| JPH01179344A (ja) * | 1988-01-04 | 1989-07-17 | Toshiba Corp | 半導体装置 |
| JPH022163A (ja) * | 1988-06-13 | 1990-01-08 | Matsushita Electron Corp | マスタースライス方式半導体集積回路装置の製造方法 |
| US5280450A (en) * | 1990-05-14 | 1994-01-18 | Hitachi, Ltd. | High-speed semicondustor memory integrated circuit arrangement having power and signal lines with reduced resistance |
| US5506162A (en) * | 1988-04-22 | 1996-04-09 | Fujitsu Limited | Method of producing a semiconductor integrated circuit device using a master slice approach |
-
1981
- 1981-09-24 JP JP14946381A patent/JPS5851538A/ja active Pending
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|---|---|---|---|---|
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