JPH05152302A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05152302A JPH05152302A JP3207753A JP20775391A JPH05152302A JP H05152302 A JPH05152302 A JP H05152302A JP 3207753 A JP3207753 A JP 3207753A JP 20775391 A JP20775391 A JP 20775391A JP H05152302 A JPH05152302 A JP H05152302A
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Abstract
(57)【要約】
【目的】 本発明は、電源用バンプおよび信号用バンプ
の配置に特徴を有する半導体集積回路装置に関し、電源
の供給を効率的に行う半導体集積回路を提供することを
目的とする。 【構成】 集積回路チップ上に電源用バンプ３、４およ
び信号用バンプ５がマトリクス状に配置され、それらの
バンプ３、４、５のピッチが集積回路を構成するセル２
のその方向のサイズの整数倍であり、あるいは、（整数
＋０．５）倍であるように構成した。また、この場合、
第１電源用バンプに接続された第１電源上層配線層と第
２電源用バンプに接続された第２電源上層配線層の形状
がそれぞれ櫛形であり、それらの歯が交互に噛み合うよ
うに配置して構成した。
の配置に特徴を有する半導体集積回路装置に関し、電源
の供給を効率的に行う半導体集積回路を提供することを
目的とする。 【構成】 集積回路チップ上に電源用バンプ３、４およ
び信号用バンプ５がマトリクス状に配置され、それらの
バンプ３、４、５のピッチが集積回路を構成するセル２
のその方向のサイズの整数倍であり、あるいは、（整数
＋０．５）倍であるように構成した。また、この場合、
第１電源用バンプに接続された第１電源上層配線層と第
２電源用バンプに接続された第２電源上層配線層の形状
がそれぞれ櫛形であり、それらの歯が交互に噛み合うよ
うに配置して構成した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
特に、電源用バンプおよび信号用バンプの配置に特徴を
有する半導体集積回路装置に関する。
特に、電源用バンプおよび信号用バンプの配置に特徴を
有する半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化を実現するた
め、従来多用されていたセル領域を取り囲む半導体集積
回路チップの周辺に電源用バンプと信号用バンプを形成
する方式に代えて、半導体集積回路チップの周辺に限定
されることなく、その内側にもバンプを形成する、いわ
ゆる、エリアバンプが、半導体集積回路装置を収容する
パッケージの多ピン化、高密度実装などと相まって広く
利用され始めている。
め、従来多用されていたセル領域を取り囲む半導体集積
回路チップの周辺に電源用バンプと信号用バンプを形成
する方式に代えて、半導体集積回路チップの周辺に限定
されることなく、その内側にもバンプを形成する、いわ
ゆる、エリアバンプが、半導体集積回路装置を収容する
パッケージの多ピン化、高密度実装などと相まって広く
利用され始めている。
【０００３】
【発明が解決しようとする課題】ところが、このエリア
バンプを採用した半導体集積回路装置においては、エリ
アバンプの配置と半導体集積回路を構成するセルのサイ
ズとの関係を特に考慮して設計されていなかったため、
平面上のレイアウトが不規則になり、電源用バンプと信
号用バンプの配置に要する総面積が大きくなり、また、
電源用バンプとこのバンプから電源を供給されるセルの
間の距離が不均一かつ長大になり、その結果、配線層に
おける電圧降下が大きく、かつ不均一になり、また、電
力損失が大きくなって電源の供給が効率的でなかった。
バンプを採用した半導体集積回路装置においては、エリ
アバンプの配置と半導体集積回路を構成するセルのサイ
ズとの関係を特に考慮して設計されていなかったため、
平面上のレイアウトが不規則になり、電源用バンプと信
号用バンプの配置に要する総面積が大きくなり、また、
電源用バンプとこのバンプから電源を供給されるセルの
間の距離が不均一かつ長大になり、その結果、配線層に
おける電圧降下が大きく、かつ不均一になり、また、電
力損失が大きくなって電源の供給が効率的でなかった。
【０００４】本発明は、ゲート等のセルがマトリクス状
に配置され、このセルサイズと電源用バンプおよび信号
用バンプのピッチの関係、および、信号用バンプと電源
用バンプの割り振りを最適化し、電源の供給を効率的に
行う半導体集積回路装置を提供することを目的とする。
に配置され、このセルサイズと電源用バンプおよび信号
用バンプのピッチの関係、および、信号用バンプと電源
用バンプの割り振りを最適化し、電源の供給を効率的に
行う半導体集積回路装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明にかかる半導体集
積回路装置においては、集積回路チップ上に電源用バン
プおよび信号用バンプがマトリクス状に配置され、それ
らバンプのピッチが集積回路を構成するセルのその方向
のサイズの整数倍、あるいは、（整数＋０．５）倍であ
る構成を採用した。
積回路装置においては、集積回路チップ上に電源用バン
プおよび信号用バンプがマトリクス状に配置され、それ
らバンプのピッチが集積回路を構成するセルのその方向
のサイズの整数倍、あるいは、（整数＋０．５）倍であ
る構成を採用した。
【０００６】この場合、第１電源と第２電源とからなる
２電源方式を採用し、第１電源用バンプと第２電源用バ
ンプが交互に配置されている構成を採用した。
２電源方式を採用し、第１電源用バンプと第２電源用バ
ンプが交互に配置されている構成を採用した。
【０００７】この場合、第１電源と第２電源とからなる
２電源方式を採用し、第１電源用バンプが交互に配置さ
れ、第２電源用バンプが集積回路チップのセル領域を取
り囲むように配置されている構成を採用した。
２電源方式を採用し、第１電源用バンプが交互に配置さ
れ、第２電源用バンプが集積回路チップのセル領域を取
り囲むように配置されている構成を採用した。
【０００８】また、この場合、第１電源、第２電源およ
び第３電源とからなる３電源方式を採用し、第１電源用
バンプと第２電源用バンプが交互に配置され、第３電源
が集積回路チップのセル領域を取り囲むように配置され
ている構成を採用した。
び第３電源とからなる３電源方式を採用し、第１電源用
バンプと第２電源用バンプが交互に配置され、第３電源
が集積回路チップのセル領域を取り囲むように配置され
ている構成を採用した。
【０００９】そしてまた、第１電源用バンプと第２電源
用バンプが交互に配置され、第１電源用バンプに接続さ
れた第１電源上層配線層と第２電源用バンプに接続され
た第２電源上層配線層の形状がそれぞれ櫛形であり、そ
れらの歯が交互に噛み合うように配置されている構成を
採用した。
用バンプが交互に配置され、第１電源用バンプに接続さ
れた第１電源上層配線層と第２電源用バンプに接続され
た第２電源上層配線層の形状がそれぞれ櫛形であり、そ
れらの歯が交互に噛み合うように配置されている構成を
採用した。
【００１０】
【作用】本発明のように、電源用バンプと信号用バンプ
のピッチをセルのサイズを基準にして設定し、集積回路
チップの一方向（縦）においては、そのバンプピッチを
セルの縦サイズの（整数＋０．５）倍に設定し、他の方
向（横）においては、バンプのピッチをセルの横サイズ
の整数倍に設定し、それらを集積回路チップ上に交互に
マトリクス状に配置すると、バンプの形成のために要す
る総面積を最小限度に抑えることができる。
のピッチをセルのサイズを基準にして設定し、集積回路
チップの一方向（縦）においては、そのバンプピッチを
セルの縦サイズの（整数＋０．５）倍に設定し、他の方
向（横）においては、バンプのピッチをセルの横サイズ
の整数倍に設定し、それらを集積回路チップ上に交互に
マトリクス状に配置すると、バンプの形成のために要す
る総面積を最小限度に抑えることができる。
【００１１】また、集積回路チップの一方向（縦）にお
いては、そのバンプピッチをセルの縦サイズの（整数＋
０．５）倍に設定するため、隣接する電源用バンプに接
続され、セルサイズの間隔をおいて横方向に延びる複数
の上層配線層を、互いにセルサイズの０．５だけずらす
ことができ、両上層配線層を両者間の短絡を生じること
なく余裕をもって配置することができる。
いては、そのバンプピッチをセルの縦サイズの（整数＋
０．５）倍に設定するため、隣接する電源用バンプに接
続され、セルサイズの間隔をおいて横方向に延びる複数
の上層配線層を、互いにセルサイズの０．５だけずらす
ことができ、両上層配線層を両者間の短絡を生じること
なく余裕をもって配置することができる。
【００１２】そしてまた、他の方向（横）においては、
バンプのピッチをセルの横サイズの整数倍に設定するた
め、各下層配線層には、最大１セル分の電流しか流れな
いようにすることができ、下層の配線層の抵抗に起因す
る電圧降下を均等に分散でき、そのため、配線層を細く
することができ、集積度を向上できるほか、バンプピッ
チをセルの横サイズの整数倍にして下層配線に縦方向に
連続する不連続部分を形成することにより、第３電源配
線層や、信号用バンプに接続される配線層を形成するた
めの領域を確保することができる。
バンプのピッチをセルの横サイズの整数倍に設定するた
め、各下層配線層には、最大１セル分の電流しか流れな
いようにすることができ、下層の配線層の抵抗に起因す
る電圧降下を均等に分散でき、そのため、配線層を細く
することができ、集積度を向上できるほか、バンプピッ
チをセルの横サイズの整数倍にして下層配線に縦方向に
連続する不連続部分を形成することにより、第３電源配
線層や、信号用バンプに接続される配線層を形成するた
めの領域を確保することができる。
【００１３】
【実施例】（第１実施例）図１は、第１実施例のバンプ
の配置とセルサイズの関係を説明する図である。この図
において、１は集積回路チップ、２はセル、３は第１電
源用バンプ、４は第２電源用バンプ、５は信号用バンプ
である。
の配置とセルサイズの関係を説明する図である。この図
において、１は集積回路チップ、２はセル、３は第１電
源用バンプ、４は第２電源用バンプ、５は信号用バンプ
である。
【００１４】本実施例は、バンプの縦ピッチがセルサイ
ズの１．５、横ピッチが２セルの場合である。本実施例
は、クロスハンチングを施したサイズのセル２が全面に
集積された集積回路チップ１の上に、第１電源用バンプ
（●）３、第２電源用バンプ（×）４、信号用バンプ
（◎）５を、縦ピッチがセル２の縦サイズの１．５倍、
横ピッチがセル２の横サイズの２倍になるようにマトリ
クス状に配置したものである。
ズの１．５、横ピッチが２セルの場合である。本実施例
は、クロスハンチングを施したサイズのセル２が全面に
集積された集積回路チップ１の上に、第１電源用バンプ
（●）３、第２電源用バンプ（×）４、信号用バンプ
（◎）５を、縦ピッチがセル２の縦サイズの１．５倍、
横ピッチがセル２の横サイズの２倍になるようにマトリ
クス状に配置したものである。
【００１５】この図には、隔行および隔列に、第１電源
用バンプ３と信号用バンプ５、あるいは、第２電源用バ
ンプ３と信号用バンプ５が交互に配列されている。この
配列は、各バンプからその近傍の各セルまでの間を最短
距離で接続するために有効である。
用バンプ３と信号用バンプ５、あるいは、第２電源用バ
ンプ３と信号用バンプ５が交互に配列されている。この
配列は、各バンプからその近傍の各セルまでの間を最短
距離で接続するために有効である。
【００１６】図２は、第１実施例のバンプと上層配線層
の配置を示す図である。この図において、前記のほか、
６は第１電源上層配線層、７は第２電源上層配線層であ
る。
の配置を示す図である。この図において、前記のほか、
６は第１電源上層配線層、７は第２電源上層配線層であ
る。
【００１７】この実施例においては、第１電源上層配線
層６は、第１電源用バンプから上下向にそれぞれ１．５
セルサイズだけ延び、その中央と両端から横方向にそれ
ぞれ１．５セルサイズだけ延びている。
層６は、第１電源用バンプから上下向にそれぞれ１．５
セルサイズだけ延び、その中央と両端から横方向にそれ
ぞれ１．５セルサイズだけ延びている。
【００１８】そして、第２電源上層配線層７は、同様
に、第２電源用バンプから上下向にそれぞれ１．５セル
サイズだけ延び、その中央と両端から横方向にそれぞれ
１．５セルサイズだけ延びている。そして、各上層配線
層の先端から、層間絶縁膜に形成されたＶＩＡを経て下
層の配線層に接続されている。
に、第２電源用バンプから上下向にそれぞれ１．５セル
サイズだけ延び、その中央と両端から横方向にそれぞれ
１．５セルサイズだけ延びている。そして、各上層配線
層の先端から、層間絶縁膜に形成されたＶＩＡを経て下
層の配線層に接続されている。
【００１９】図３は、第１実施例のバンプと下層配線層
の配置を示す図である。この図において、前記のほか
は、８は第１電源下層配線層、９は第２電源下層配線
層、１０はＶＩＡである。
の配置を示す図である。この図において、前記のほか
は、８は第１電源下層配線層、９は第２電源下層配線
層、１０はＶＩＡである。
【００２０】各下層配線層８は各々の中央のＶＩＡ（層
間接続部）９を介して、上層配線層の先端と接続されて
いる。そして、各下層配線層８の先端から、層間絶縁膜
のＶＩＡを介して、セルへ向かう。
間接続部）９を介して、上層配線層の先端と接続されて
いる。そして、各下層配線層８の先端から、層間絶縁膜
のＶＩＡを介して、セルへ向かう。
【００２１】図４は、第１実施例の各セルへの電源供給
説明図である。この図において使用した符号は前記のと
おりである。
説明図である。この図において使用した符号は前記のと
おりである。
【００２２】この図は、図１〜図３を組み合わせたもの
で、一つの第１電源用バンプ３からその近傍の９個のセ
ル２の全電源、および、６個のセル２の１／２の電源を
供給し、他の経路によって第２電源を同様に供給する経
路を説明するためのものである。
で、一つの第１電源用バンプ３からその近傍の９個のセ
ル２の全電源、および、６個のセル２の１／２の電源を
供給し、他の経路によって第２電源を同様に供給する経
路を説明するためのものである。
【００２３】この図に示されるように、第１電源上層配
線層６は、第１電源用バンプ３から上下縦方向に各１セ
ルの長さだけが延び、その中央と先端から左右横方向に
各１セルの長さだけ延びている。
線層６は、第１電源用バンプ３から上下縦方向に各１セ
ルの長さだけが延び、その中央と先端から左右横方向に
各１セルの長さだけ延びている。
【００２４】そして、第１電源上層配線層６の各々の先
端から層間絶縁膜のＶＩＡを通って第１電源下層配線層
８に接続されているが、第１電源下層配線層８はこの接
続点から左右横方向に各１／２セルサイズだけ延びてい
る。
端から層間絶縁膜のＶＩＡを通って第１電源下層配線層
８に接続されているが、第１電源下層配線層８はこの接
続点から左右横方向に各１／２セルサイズだけ延びてい
る。
【００２５】そしてまた、この第１電源下層配線層８の
各先端から層間絶縁膜のＶＩＡを通って、この部分で隣
接するセルに各セルの所要電源の１／２づつ供給するよ
うになっており、下層配線層を通して供給される電流は
１個のセルの電流を超えることがない。
各先端から層間絶縁膜のＶＩＡを通って、この部分で隣
接するセルに各セルの所要電源の１／２づつ供給するよ
うになっており、下層配線層を通して供給される電流は
１個のセルの電流を超えることがない。
【００２６】なお、第１電源上層配線層６の幅、あるい
は断面積は流れる電流量に応じて第１電源下層配線層８
より大きく設定されている。本実施例によると、第１電
源用バンプ３に接続されている第１電源上層配線層６か
ら第１電源下層配線層８へ、第１電源下層配線層８から
隣接する各セルへと、電源を順次均等に分岐して供給す
るから、各電源供給配線層での電圧降下を小さく、かつ
均一化し、また、電力損失を最小限度に抑えることがで
きる。
は断面積は流れる電流量に応じて第１電源下層配線層８
より大きく設定されている。本実施例によると、第１電
源用バンプ３に接続されている第１電源上層配線層６か
ら第１電源下層配線層８へ、第１電源下層配線層８から
隣接する各セルへと、電源を順次均等に分岐して供給す
るから、各電源供給配線層での電圧降下を小さく、かつ
均一化し、また、電力損失を最小限度に抑えることがで
きる。
【００２７】また、第２電源についても第１電源と全く
同様に構成されており、第２電源についても、第２電源
用バンプから電源が均等に分岐して各セルに流れるよう
に構成されている。
同様に構成されており、第２電源についても、第２電源
用バンプから電源が均等に分岐して各セルに流れるよう
に構成されている。
【００２８】このように、第１電源用バンプと第２電源
用バンプ、および、信号用バンプの横方向のピッチをセ
ルの横サイズの２倍に設定したため、各セルに電源を供
給する配線層をセルサイズとの関係で規則的に配置する
ことができ、これらのバンプを形成するに要する面積を
最小にすることができ、信号用バンプ５が存在する縦方
向の領域に第１電源下層配線層８も第２電源下層配線層
９も存在しない空間を残すことができるから、第１電
源、第２電源、第３電源からなる３電源方式を採用する
場合、第３電源用バンプをセル領域を取り囲むように配
置し、このバンプから上記の空間となった領域をとおっ
で各セルに第３電源を供給することができる。
用バンプ、および、信号用バンプの横方向のピッチをセ
ルの横サイズの２倍に設定したため、各セルに電源を供
給する配線層をセルサイズとの関係で規則的に配置する
ことができ、これらのバンプを形成するに要する面積を
最小にすることができ、信号用バンプ５が存在する縦方
向の領域に第１電源下層配線層８も第２電源下層配線層
９も存在しない空間を残すことができるから、第１電
源、第２電源、第３電源からなる３電源方式を採用する
場合、第３電源用バンプをセル領域を取り囲むように配
置し、このバンプから上記の空間となった領域をとおっ
で各セルに第３電源を供給することができる。
【００２９】また、信号用バンプ５の下には、下層でそ
れを受ける部分が必要になるが、そのための領域も確保
できる。また、縦方向のバンプピッチをセルサイズの
１．５倍にしたため、各セルに電源を供給するための第
１電源上層配線層６と第２電源上層配線層７の間、およ
び、第１電源下層配線層８と第２電源下層配線層９の間
にセルサイズの０．５の差が生じ、相互間の短絡の防止
に有効であり、かつ、製造精度に余裕を生じることにな
る。
れを受ける部分が必要になるが、そのための領域も確保
できる。また、縦方向のバンプピッチをセルサイズの
１．５倍にしたため、各セルに電源を供給するための第
１電源上層配線層６と第２電源上層配線層７の間、およ
び、第１電源下層配線層８と第２電源下層配線層９の間
にセルサイズの０．５の差が生じ、相互間の短絡の防止
に有効であり、かつ、製造精度に余裕を生じることにな
る。
【００３０】本実施例においては、交互に配置する電源
用バンプ３と４を第１電源用バンプ、第２電源用バンプ
であるとして説明したが、ともに第１電源用バンプと
し、第２電源用バンプを集積回路チップのセル領域を取
り囲むように配置することもできる。
用バンプ３と４を第１電源用バンプ、第２電源用バンプ
であるとして説明したが、ともに第１電源用バンプと
し、第２電源用バンプを集積回路チップのセル領域を取
り囲むように配置することもできる。
【００３１】（第２実施例）図５は、第２実施例のバン
プの配置とセルサイズの関係を説明する図である。この
図において、１１は集積回路チップ、１２はセル、１３
は第１電源用バンプ、１４は第２電源用バンプ、１５は
信号用バンプである。
プの配置とセルサイズの関係を説明する図である。この
図において、１１は集積回路チップ、１２はセル、１３
は第１電源用バンプ、１４は第２電源用バンプ、１５は
信号用バンプである。
【００３２】本実施例は、バンプの縦ピッチがセル１２
の縦サイズの２．５倍、横ピッチがセル１２の横サイズ
の３倍の場合である。本実施例においては、セル１２が
集積されている集積回路チップ１１上に第１電源用バン
プ、第２電源用バンプ１４、信号用バンプ１５が、縦ピ
ッチがセル１２の縦サイズの２．５倍、横ピッチがセル
１２の横サイズの３倍になるように配置されている。
の縦サイズの２．５倍、横ピッチがセル１２の横サイズ
の３倍の場合である。本実施例においては、セル１２が
集積されている集積回路チップ１１上に第１電源用バン
プ、第２電源用バンプ１４、信号用バンプ１５が、縦ピ
ッチがセル１２の縦サイズの２．５倍、横ピッチがセル
１２の横サイズの３倍になるように配置されている。
【００３３】図６は、第２実施例のバンプと上層配線層
の配置を示す図である。この図において、前記のほか、
１６は第１電源上層配線層、１７は第２電源上層配線層
である。
の配置を示す図である。この図において、前記のほか、
１６は第１電源上層配線層、１７は第２電源上層配線層
である。
【００３４】本実施例においては、第１電源上層配線層
１６は、第１電源用バンプ１３から上下向にそれぞれ２
セルサイズだけ延び、その中央と、この中央から１セル
サイズの間隔をもつ点から横方向にそれぞれ１．５セル
サイズだけ延びている。
１６は、第１電源用バンプ１３から上下向にそれぞれ２
セルサイズだけ延び、その中央と、この中央から１セル
サイズの間隔をもつ点から横方向にそれぞれ１．５セル
サイズだけ延びている。
【００３５】そして、第２電源上層配線層１７は、同様
に、第２電源用バンプ１４から上下向にそれぞれ２セル
サイズだけ延び、その中央と、この中央から１セルサイ
ズの間隔をもつ点から横方向にそれぞれ１．５セルサイ
ズだけ延びている。そして、各上層配線層の先端から、
層間絶縁膜に形成されたＶＩＡを経て下層配線層に接続
されている。
に、第２電源用バンプ１４から上下向にそれぞれ２セル
サイズだけ延び、その中央と、この中央から１セルサイ
ズの間隔をもつ点から横方向にそれぞれ１．５セルサイ
ズだけ延びている。そして、各上層配線層の先端から、
層間絶縁膜に形成されたＶＩＡを経て下層配線層に接続
されている。
【００３６】図７は、第２実施例のバンプと下層配線層
の配置を示す図である。この図において、前記のほか、
１８は第１電源下層配線層、１９は第２電源下層配線
層、２０はＶＩＡである。
の配置を示す図である。この図において、前記のほか、
１８は第１電源下層配線層、１９は第２電源下層配線
層、２０はＶＩＡである。
【００３７】各下層配線層１８、１９は各々の中央のＶ
ＩＡ２０を介して、上層配線層の先端と接続されてい
る。そして、各下層配線層１８、１９の先端から、層間
絶縁膜のＶＩＡを介して、各セルに接続されている。
ＩＡ２０を介して、上層配線層の先端と接続されてい
る。そして、各下層配線層１８、１９の先端から、層間
絶縁膜のＶＩＡを介して、各セルに接続されている。
【００３８】図８は、第２実施例の各セルへの電源供給
説明図である。この図において使用した符号は前記のと
おりである。この図は、図５〜図７を組み合わせたもの
で、一つの第１電源用バンプ１３からその近傍の２５個
のセル１２の全電源、および、１０個のセル１２の１／
２の電源を供給し、他の経路によって第２電源を同様に
供給する経路を説明するためのものである。
説明図である。この図において使用した符号は前記のと
おりである。この図は、図５〜図７を組み合わせたもの
で、一つの第１電源用バンプ１３からその近傍の２５個
のセル１２の全電源、および、１０個のセル１２の１／
２の電源を供給し、他の経路によって第２電源を同様に
供給する経路を説明するためのものである。
【００３９】この図に示されるように、第１電源上層配
線層１６は、第１電源用バンプ１３から上下縦方向に各
２セルの長さだけが延び、その中央と、中央から１セル
サイズごとの点から左右横方向に各１．５セルサイズの
長さだけ延びている。
線層１６は、第１電源用バンプ１３から上下縦方向に各
２セルの長さだけが延び、その中央と、中央から１セル
サイズごとの点から左右横方向に各１．５セルサイズの
長さだけ延びている。
【００４０】そして、第１電源上層配線層１６の各々の
先端から層間絶縁膜のＶＩＡを通って第１電源下層配線
層１８に接続され、第１電源下層配線層８はこの接続点
から左右横方向に各１セルサイズだけ延びている。
先端から層間絶縁膜のＶＩＡを通って第１電源下層配線
層１８に接続され、第１電源下層配線層８はこの接続点
から左右横方向に各１セルサイズだけ延びている。
【００４１】そしてまた、この第１電源下層配線層１８
の中央と各先端から層間絶縁膜のＶＩＡを通って、この
部分で隣接するセルに各セルの所要電源の１／２づつ供
給するようになっている。
の中央と各先端から層間絶縁膜のＶＩＡを通って、この
部分で隣接するセルに各セルの所要電源の１／２づつ供
給するようになっている。
【００４２】また、第２電源についても第１電源と全く
同様に構成されている。このように、第１電源用バンプ
と第２電源用バンプ、および、信号用バンプの横方向の
ピッチをセルの横サイズの３倍に設定したため、第１実
施例において説明したように、バンプを形成するに要す
る面積を最小にすることができ、信号用バンプ５が存在
する縦方向の領域に下層配線層が存在しない空間を残す
ことができるから、３電源方式を採用する場合、第３電
源用バンプをセル領域を取り囲むように配置し、このバ
ンプから上記の空間となった領域をとおっで各セルに第
３電源を供給することができ、信号用バンプ１５を受け
るための領域を確保することができる。
同様に構成されている。このように、第１電源用バンプ
と第２電源用バンプ、および、信号用バンプの横方向の
ピッチをセルの横サイズの３倍に設定したため、第１実
施例において説明したように、バンプを形成するに要す
る面積を最小にすることができ、信号用バンプ５が存在
する縦方向の領域に下層配線層が存在しない空間を残す
ことができるから、３電源方式を採用する場合、第３電
源用バンプをセル領域を取り囲むように配置し、このバ
ンプから上記の空間となった領域をとおっで各セルに第
３電源を供給することができ、信号用バンプ１５を受け
るための領域を確保することができる。
【００４３】また、縦方向のバンプピッチをセルサイズ
の２．５倍にしたため、各セルに電源を供給するための
第１電源上層配線層１６と第２電源上層配線層１７の
間、および、第１電源下層配線層１８と第２電源配線層
１９の間にセルサイズの１／２の差が生じ、相互間の短
絡の防止に有効であり、かつ、製造精度に余裕を生じる
ことになる。
の２．５倍にしたため、各セルに電源を供給するための
第１電源上層配線層１６と第２電源上層配線層１７の
間、および、第１電源下層配線層１８と第２電源配線層
１９の間にセルサイズの１／２の差が生じ、相互間の短
絡の防止に有効であり、かつ、製造精度に余裕を生じる
ことになる。
【００４４】本実施例においては、第１実施例に比べ
て、第１電源用バンプ１８と第２電源用バンプ１９のセ
ル当たりの数を低減することができる反面、信号用パッ
ド１５の密度も減少することになるから、各バンプピッ
チをセルサイズの何倍にするかは集積回路の構成によっ
て適宜選択することになる。
て、第１電源用バンプ１８と第２電源用バンプ１９のセ
ル当たりの数を低減することができる反面、信号用パッ
ド１５の密度も減少することになるから、各バンプピッ
チをセルサイズの何倍にするかは集積回路の構成によっ
て適宜選択することになる。
【００４５】（第３実施例）図９は、第３実施例のバン
プと上層配線層の配置を説明する図である。この図にお
いて、２１は第１電源用バンプ、２２は第２電源用バン
プ、２３は信号用バンプ、２４は第１電源上層配線層、
２５は第２電源上層配線層、２６はセルである。
プと上層配線層の配置を説明する図である。この図にお
いて、２１は第１電源用バンプ、２２は第２電源用バン
プ、２３は信号用バンプ、２４は第１電源上層配線層、
２５は第２電源上層配線層、２６はセルである。
【００４６】本実施例は、バンプの縦ピッチがセルサイ
ズの２．５倍、横ピッチがセルサイズの３倍の例であ
る。そして、第１電源上層配線層２４は第２電源上層配
線層２５の形状がそれぞれ歯のピッチがセルサイズの
０．５倍である櫛形で、それらの歯が交互に噛み合うよ
うに配置されている。
ズの２．５倍、横ピッチがセルサイズの３倍の例であ
る。そして、第１電源上層配線層２４は第２電源上層配
線層２５の形状がそれぞれ歯のピッチがセルサイズの
０．５倍である櫛形で、それらの歯が交互に噛み合うよ
うに配置されている。
【００４７】図１０は、第３実施例の上層配線層と下層
配線層の配置を説明する図である。この図において、前
記のほか、２７は第１電源下層配線層、２８は第２電源
下層配線層、２９は信号用ＶＩＡ、３０は第３電源配線
層である。
配線層の配置を説明する図である。この図において、前
記のほか、２７は第１電源下層配線層、２８は第２電源
下層配線層、２９は信号用ＶＩＡ、３０は第３電源配線
層である。
【００４８】この図の、第１電源上層配線層２４と第２
電源上層配線層２５の一部（図９参照）を重畳して示し
た部分から明らかなように、すべての第１電源下層配線
層２７と第２電源下層配線層２８の上に、第１電源上層
配線層２４と第２電源上層配線層２５が広い面積にわた
って層間絶縁膜を介して対向しているため、この両者が
対向している領域内で、広いＶＩＡ、または複数のＶＩ
Ａを形成することによってこの間の低抵抗の接続を得る
ことができる。本実施例が、第１実施例、第２実施例に
おいて述べた効果を合わせ有することはいうまでもな
い。
電源上層配線層２５の一部（図９参照）を重畳して示し
た部分から明らかなように、すべての第１電源下層配線
層２７と第２電源下層配線層２８の上に、第１電源上層
配線層２４と第２電源上層配線層２５が広い面積にわた
って層間絶縁膜を介して対向しているため、この両者が
対向している領域内で、広いＶＩＡ、または複数のＶＩ
Ａを形成することによってこの間の低抵抗の接続を得る
ことができる。本実施例が、第１実施例、第２実施例に
おいて述べた効果を合わせ有することはいうまでもな
い。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
セルサイズを基準にして電源用バンプ、あるいは、信号
用バンプのピッチサイズと、電源用バンプに接続される
配線層の形状を設定することによって、配線層の抵抗に
起因する電圧降下を最小限度、かつ、均一化し、その結
果、配線層の幅を低減しても各々のセルに安定した電源
を供給することが可能になるため、高密度集積回路装置
に関する技術分野において寄与するところが大きい。
セルサイズを基準にして電源用バンプ、あるいは、信号
用バンプのピッチサイズと、電源用バンプに接続される
配線層の形状を設定することによって、配線層の抵抗に
起因する電圧降下を最小限度、かつ、均一化し、その結
果、配線層の幅を低減しても各々のセルに安定した電源
を供給することが可能になるため、高密度集積回路装置
に関する技術分野において寄与するところが大きい。
【図１】第１実施例のバンプの配置とセルサイズの関係
を説明する図である。
を説明する図である。
【図２】第１実施例のバンプと上層配線層の配置を示す
図である。
図である。
【図３】第１実施例のバンプと下層配線層の配置を示す
図である。
図である。
【図４】第１実施例の各セルへの電源供給説明図であ
る。
る。
【図５】第２実施例のバンプの配置とセルサイズの関係
を説明する図である。
を説明する図である。
【図６】第２実施例のバンプと上層配線層の配置を示す
図である。
図である。
【図７】第２実施例のバンプと下層配線層の配置を示す
図である。
図である。
【図８】第２実施例の各セルへの電源供給説明図であ
る。
る。
【図９】第３実施例のバンプと上層配線層の配置を説明
する図である。
する図である。
【図１０】第３実施例の上層配線層と下層配線層の配置
を説明する図である。
を説明する図である。
１、１１ 集積回路チップ ２、１２、２６ セル ３、１３、２１ 第１電源用バンプ ４、１４、２２ 第２電源用バンプ ５、１５、２３ 信号用バンプ ６、１６、２４ 第１電源上層配線層 ７、１７、２５ 第２電源上層配線層 ８、１８、２７ 第１電源下層配線層 ９、１９、２８ 第２電源下層配線層 １０、２０ ＶＩＡ ２９ 信号用ＶＩＡ ３０ 第３電源配線層
Claims (6)
- 【請求項１】 集積回路チップ上に電源用バンプおよび
信号用バンプがマトリクス状に配置され、それらバンプ
のピッチが集積回路を構成するセルのその方向のサイズ
の整数倍であることを特徴とする半導体集積回路装置。 - 【請求項２】 集積回路チップ上に電源用バンプおよび
信号用バンプがマトリクス状に配置され、それらバンプ
のピッチが集積回路を構成するセルのその方向のサイズ
の（整数＋０．５）倍であることを特徴とする半導体集
積回路装置。 - 【請求項３】 第１電源と第２電源とからなる２電源方
式を採用し、第１電源用バンプと第２電源用バンプが交
互に配置されていることを特徴とする請求項１または請
求項２記載の半導体集積回路装置。 - 【請求項４】 第１電源と第２電源とからなる２電源方
式を採用し、第１電源用バンプが交互に配置され、第２
電源用バンプが集積回路チップのセル領域を取り囲むよ
うに配置されていることを特徴とする請求項１または請
求項２記載の半導体集積回路装置。 - 【請求項５】 第１電源、第２電源および第３電源とか
らなる３電源方式を採用し、第１電源用バンプと第２電
源用バンプが交互に配置され、第３電源が集積回路チッ
プのセル領域を取り囲むように配置されていることを特
徴とする請求項１または請求項２記載の半導体集積回路
装置。 - 【請求項６】 第１電源用バンプと第２電源用バンプが
交互に配置され、第１電源用バンプに接続された第１電
源上層配線層と第２電源用バンプに接続された第２電源
上層配線層の形状がそれぞれ櫛形であり、それらの歯が
交互に噛み合うように配置されていることを特徴とする
請求項１または請求項２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207753A JP2976357B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207753A JP2976357B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152302A true JPH05152302A (ja) | 1993-06-18 |
| JP2976357B2 JP2976357B2 (ja) | 1999-11-10 |
Family
ID=16544976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207753A Expired - Fee Related JP2976357B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976357B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928632B2 (en) * | 2001-11-19 | 2005-08-09 | Renesas Technology Corp. | Method of designing semiconductor device using power supply bump connections |
| JP5201148B2 (ja) * | 2007-10-09 | 2013-06-05 | 富士通株式会社 | 半導体集積回路装置 |
-
1991
- 1991-08-20 JP JP3207753A patent/JP2976357B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928632B2 (en) * | 2001-11-19 | 2005-08-09 | Renesas Technology Corp. | Method of designing semiconductor device using power supply bump connections |
| JP5201148B2 (ja) * | 2007-10-09 | 2013-06-05 | 富士通株式会社 | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2976357B2 (ja) | 1999-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990727 |
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