JPS60158644A - 大規模集積回路装置 - Google Patents
大規模集積回路装置Info
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- JPS60158644A JPS60158644A JP1190784A JP1190784A JPS60158644A JP S60158644 A JPS60158644 A JP S60158644A JP 1190784 A JP1190784 A JP 1190784A JP 1190784 A JP1190784 A JP 1190784A JP S60158644 A JPS60158644 A JP S60158644A
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- JP
- Japan
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- cell rows
- cells
- cell
- integrated circuit
- wiring
- Prior art date
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- Pending
Links
- 230000010354 integration Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 210000004907 gland Anatomy 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 206010024229 Leprosy Diseases 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分’ｌ！ｔ ）
本発明は大規模集積回路装置に関し、特にマスタスライ
ス方式に依って構成される大規模集積回路装置における
セル列の構成に関する。
ス方式に依って構成される大規模集積回路装置における
セル列の構成に関する。
多品踵少計生産を目的とする大規模集積回路装置の製造
方法として、マスタスライス方式がひろく用いられてい
る。この方式は、第１図に示すように、特定の回路群よ
りなるセル２が反復的に第１の方向（図では■方向）に
配列されたセル列３を複数個、第１の方向と直交する第
２の方向に並べだマスクをあらかじめ作成し、次にセル
を選択的に配線して、目的の論理機能をもった大規模集
積回路を完成させるものである。
方法として、マスタスライス方式がひろく用いられてい
る。この方式は、第１図に示すように、特定の回路群よ
りなるセル２が反復的に第１の方向（図では■方向）に
配列されたセル列３を複数個、第１の方向と直交する第
２の方向に並べだマスクをあらかじめ作成し、次にセル
を選択的に配線して、目的の論理機能をもった大規模集
積回路を完成させるものである。
セル列間は配線領域４として用いられる。この巾は、間
を通る配線がおさまるだけの十分な大きさでなければな
らない。すなわち、１黄方向に並列する配；腺の本数の
量大値だけの巾が必要とされる。
を通る配線がおさまるだけの十分な大きさでなければな
らない。すなわち、１黄方向に並列する配；腺の本数の
量大値だけの巾が必要とされる。
ところが、実際の集積回路装置においては、第１図のＡ
で示すように、配線領域の中央における配線本数が多く
５これにあわせてセル列間隔をとると、配線領域のチッ
プ周辺に近い端での配線本数が少ないため、かなりの無
駄な領域が生じる。
で示すように、配線領域の中央における配線本数が多く
５これにあわせてセル列間隔をとると、配線領域のチッ
プ周辺に近い端での配線本数が少ないため、かなりの無
駄な領域が生じる。
チップの集積度が高くなると、配線領域の全体に占める
割合がふえ、上述の無駄な領域も大きくなるという欠点
が顕著になる。
割合がふえ、上述の無駄な領域も大きくなるという欠点
が顕著になる。
本発明の目的は１、上記の間頂点を解決し、より集積度
の高い大規模集積回路装置を構成するだめの新しいセル
列の構成方式を提供することにある。
の高い大規模集積回路装置を構成するだめの新しいセル
列の構成方式を提供することにある。
セル列間中は、集、漬変の向上にともなう配線領域の割
合の増加のため、セル列中の２倍以上に達している。と
ころが、配線本数は、配線領域の中央に集中し、両端で
はセル列中以上のすき間が生じる。本発明は・このすき
間のできる配線領域の両端にもあらかじめセルを置くこ
とを特徴とする。
合の増加のため、セル列中の２倍以上に達している。と
ころが、配線本数は、配線領域の中央に集中し、両端で
はセル列中以上のすき間が生じる。本発明は・このすき
間のできる配線領域の両端にもあらかじめセルを置くこ
とを特徴とする。
以下本発明の実施例を第２図に依り説明する。
第１図の構成に加えて・新だに・セル列５を配線領域の
両端に設けている。これにより、セル列５の上下に以前
より狭い配線領域ができる。しかし。
両端に設けている。これにより、セル列５の上下に以前
より狭い配線領域ができる。しかし。
この部分での必要配置腺量は少ないと考えられるから困
ることはない。本寿癩列では、セル列５の長さをセル列
４の１〉さの１／１０としている。これにより、同じ面
積で約２０％の集積度の向上がはかられる。
ることはない。本寿癩列では、セル列５の長さをセル列
４の１〉さの１／１０としている。これにより、同じ面
積で約２０％の集積度の向上がはかられる。
本発明によれば、従来使用されていなかった配線領域の
一部を、論理ゲートセルとして使用できるので・集積度
の高い大規模集積回路装置ｄが得られる。
一部を、論理ゲートセルとして使用できるので・集積度
の高い大規模集積回路装置ｄが得られる。
第１図は従来のマスタスライス大規模集潰回路の説明図
、第２図は本発明の一実施例を示す図である。 １・・・大規模集積回路装置・２・・・論理ゲートセル
、■１図 （１） →Ｘ （′ｂ） Ｚ Ｚ 図 ←−×
、第２図は本発明の一実施例を示す図である。 １・・・大規模集積回路装置・２・・・論理ゲートセル
、■１図 （１） →Ｘ （′ｂ） Ｚ Ｚ 図 ←−×
Claims (1)
- １、 複数個のセルが配列されてなる複数個の第１のセ
ル列を並列に配列し、該第１のセル列の間に該セル列よ
り少ない固数のセルを有する第２のセル列を配置するこ
とを特徴とする大規模集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190784A JPS60158644A (ja) | 1984-01-27 | 1984-01-27 | 大規模集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190784A JPS60158644A (ja) | 1984-01-27 | 1984-01-27 | 大規模集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60158644A true JPS60158644A (ja) | 1985-08-20 |
Family
ID=11790790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190784A Pending JPS60158644A (ja) | 1984-01-27 | 1984-01-27 | 大規模集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60158644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
-
1984
- 1984-01-27 JP JP1190784A patent/JPS60158644A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US5672895A (en) * | 1993-02-12 | 1997-09-30 | Fujitsu, Ltd. | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
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