JPS5944860A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5944860A JPS5944860A JP15551682A JP15551682A JPS5944860A JP S5944860 A JPS5944860 A JP S5944860A JP 15551682 A JP15551682 A JP 15551682A JP 15551682 A JP15551682 A JP 15551682A JP S5944860 A JPS5944860 A JP S5944860A
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- 230000000694 effects Effects 0.000 description 2
- 235000018185 Betula X alpestris Nutrition 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特にゲートアレイを有するマスタ
ー・スライス方式の半導体装置に関する。
ー・スライス方式の半導体装置に関する。
従来、ゲートアレイを有するマスター・スライス方式の
半導体装置としては第１図に示すものが知られている。
半導体装置としては第１図に示すものが知られている。
図中の１のマスターチップである。このマスターチップ
１上には、Ｌｏｇｉｃ作成部としての複数の基本セル列
２・・・が該基本セル列２，２間の接続のための配線を
形成する配線領域３を挾んで行方向（横方向）に設けら
れている。この基本セル列２は、第２図（、）に示す如
く、ＰチャネルのＭＯ８型トランジスタ４１゜４２から
なる第１のトランジスタ対とＮチャネルのＭＯ８型トラ
ンジスタ５１ｙ５２からなる第２のトランジスタ対を対
とした基本セル６を列方向（縦方向）に−列に並べたも
のである。なお、第２図（ａ） 、１ （ｂ）において
、７は１層目のＡｔ配線を、８□ 、８□ 、８３は２
層目のＡｔ配線を、９は１層目のＡｔ配線７のコンタク
トを、１０は１層目のＡｔ配線７と２層目のＡｔ配線８
１゜８２ｙ８３ とのコンタクトを示し、第１．第２の
トランジスタ対中のトランジスタ４ｇ、５１の夫々の多
結晶シリコンからなるケ゛−ト電極は共通となっている
。そして、前記基本セル６は、例えば第２図（ｂ）に示
す如く２人力のＮＡＮＤ回路を構成している。
１上には、Ｌｏｇｉｃ作成部としての複数の基本セル列
２・・・が該基本セル列２，２間の接続のための配線を
形成する配線領域３を挾んで行方向（横方向）に設けら
れている。この基本セル列２は、第２図（、）に示す如
く、ＰチャネルのＭＯ８型トランジスタ４１゜４２から
なる第１のトランジスタ対とＮチャネルのＭＯ８型トラ
ンジスタ５１ｙ５２からなる第２のトランジスタ対を対
とした基本セル６を列方向（縦方向）に−列に並べたも
のである。なお、第２図（ａ） 、１ （ｂ）において
、７は１層目のＡｔ配線を、８□ 、８□ 、８３は２
層目のＡｔ配線を、９は１層目のＡｔ配線７のコンタク
トを、１０は１層目のＡｔ配線７と２層目のＡｔ配線８
１゜８２ｙ８３ とのコンタクトを示し、第１．第２の
トランジスタ対中のトランジスタ４ｇ、５１の夫々の多
結晶シリコンからなるケ゛−ト電極は共通となっている
。そして、前記基本セル６は、例えば第２図（ｂ）に示
す如く２人力のＮＡＮＤ回路を構成している。
しかしながら、前述した桁造の半導体装置は以下に示す
欠点をもっていた。
欠点をもっていた。
■ 基本セル６においては、ＰチャネルのＭＯ８型トラ
ンジスタ４１ｅ４２からなる第１のトランジスタ対とＮ
チャネルのＭＯ８型トランジＸ７５１ ．５２からなる
第２のトランジスタ対が対となっている。したがって、
ＮＯＲ，ＮＡＮＤ等の論理Ｇａｔｅは基本セル６からな
る基本セル列２内でしか構成できず、各々の基本セル列
２・・・間の接続には配線領域３を必要とする。しかし
て、この配線領域３における配線のチャネル数は、多数
の配線を必要とすることを考慮して決定しているため、
一般に大きな面積を必要とする。
ンジスタ４１ｅ４２からなる第１のトランジスタ対とＮ
チャネルのＭＯ８型トランジＸ７５１ ．５２からなる
第２のトランジスタ対が対となっている。したがって、
ＮＯＲ，ＮＡＮＤ等の論理Ｇａｔｅは基本セル６からな
る基本セル列２内でしか構成できず、各々の基本セル列
２・・・間の接続には配線領域３を必要とする。しかし
て、この配線領域３における配線のチャネル数は、多数
の配線を必要とすることを考慮して決定しているため、
一般に大きな面積を必要とする。
とのようなことから、第１図示の半導体装置の状態から
製品開発を行なうと、配線領域３に実際に使用に寄与さ
れない無駄な領域が多くできる。また製品によっては、
十分な配線領域を用意してあっても配線不可能と在る場
合もある。
製品開発を行なうと、配線領域３に実際に使用に寄与さ
れない無駄な領域が多くできる。また製品によっては、
十分な配線領域を用意してあっても配線不可能と在る場
合もある。
（配線Ｃｈａｎｎｅｔｏｖｅｒ＋ ）
■ 基本セル列２・・・及び基本セル列２内の基本セル
６・・・の数は予め決寸っでいるから、物理的に実現し
得々いシステムが発生することがある。また、との問題
点を解消するためにマスターチップ１の領域を大きくし
て基本セル６の数を増やす方法が考えられるが、こうし
た場合、基本セル６から構成される基本セル列２・・・
間の配線領域３の面積も大きくなってマスターチップ１
が第１図図示の場合と比べて著しく大きくなるという欠
点がある。
６・・・の数は予め決寸っでいるから、物理的に実現し
得々いシステムが発生することがある。また、との問題
点を解消するためにマスターチップ１の領域を大きくし
て基本セル６の数を増やす方法が考えられるが、こうし
た場合、基本セル６から構成される基本セル列２・・・
間の配線領域３の面積も大きくなってマスターチップ１
が第１図図示の場合と比べて著しく大きくなるという欠
点がある。
本発明は上記事情に鑑みてなされたもので、マスターチ
ップを平面的に大きくすることなく、該マスターチップ
に従来より多くの基本セルを設けることができ、かつ実
現し得るシステムの大キさがマスターチップの大きさに
よって決定されることを最少に押えた半導体装置”を提
供することを目的とするものである。
ップを平面的に大きくすることなく、該マスターチップ
に従来より多くの基本セルを設けることができ、かつ実
現し得るシステムの大キさがマスターチップの大きさに
よって決定されることを最少に押えた半導体装置”を提
供することを目的とするものである。
現在、ゲートアレーの製品を開発するに当シ、ユーザー
に対してはマスターチップとこのマスターチップによっ
て決定されるＮＡＮＤ 、 ＮＯＲ等のＬｏｇｌａ （
Ｌｉｂｒａｒｙ ）を用意している。しかし、従来の基
本セルを使用する場合は、一般に基本セルの左側にＰチ
ャネル、右側にＮチャネルを置いた場合でのＬｉｂｒａ
ｒｙの使用法しかない。そこで、本発明者は、マスター
チップの周縁部を除く部分に、鉛１の基本セル列と第２
の基本セル列からなる基本セル列対を行方向に複数個形
成して、第１の基本セル列を複数の第１導電型のトラン
ジスタからなる第１の基本セルを列方向に並べて構成す
ると共に第２の基本セル列を複数の第２導電型のトラン
ジスタから々る第２の基本セルを列方向建並べて構成す
るととによって１Ｐチヤネル１Ｎチヤネルを夫々有する
従来の基本セルの１／２ピツチで配線領域を可変すると
共に、一部がＬｏｇｉｃ作成部となる第１１ 第２の基
本セル列も可変にしてマスター設計により実現し得るシ
ステムが決定されるのを最小に押えることを図った。
に対してはマスターチップとこのマスターチップによっ
て決定されるＮＡＮＤ 、 ＮＯＲ等のＬｏｇｌａ （
Ｌｉｂｒａｒｙ ）を用意している。しかし、従来の基
本セルを使用する場合は、一般に基本セルの左側にＰチ
ャネル、右側にＮチャネルを置いた場合でのＬｉｂｒａ
ｒｙの使用法しかない。そこで、本発明者は、マスター
チップの周縁部を除く部分に、鉛１の基本セル列と第２
の基本セル列からなる基本セル列対を行方向に複数個形
成して、第１の基本セル列を複数の第１導電型のトラン
ジスタからなる第１の基本セルを列方向に並べて構成す
ると共に第２の基本セル列を複数の第２導電型のトラン
ジスタから々る第２の基本セルを列方向建並べて構成す
るととによって１Ｐチヤネル１Ｎチヤネルを夫々有する
従来の基本セルの１／２ピツチで配線領域を可変すると
共に、一部がＬｏｇｉｃ作成部となる第１１ 第２の基
本セル列も可変にしてマスター設計により実現し得るシ
ステムが決定されるのを最小に押えることを図った。
本発明の１実施例を第３図を参照して詣１明する。
図中の１１はマスターチップ０である。このマスターチ
ップの周縁部には、一部がＬｏｇｉｃ （論理Ｇａｔｅ
）作成部（斜線部分）１２・・・となる第１の基本セ
ル列１３１・・・及び第２の基本セル列１３２・・・が
Ｊｌ［［１次交互に間断なく並設されている。
ップの周縁部には、一部がＬｏｇｉｃ （論理Ｇａｔｅ
）作成部（斜線部分）１２・・・となる第１の基本セ
ル列１３１・・・及び第２の基本セル列１３２・・・が
Ｊｌ［［１次交互に間断なく並設されている。
前記第１の基本セル列１３１は、第４図（、）に示す如
く垂直方向の中心線Ａによシ左右対称となるトランジス
タ群を形成するＰチャネルのＭＯ８型トランジスタ１４
１ｅ１４ｚからなる第１のり・（本セル１５１・・・を
列方向（縦方向）に順次並設したもゆである。また、卯
、２の基本セル列１３２は、第４図（ｂ） Ｋ示す如く
垂直方向の中心、ｖｉｌ！Ｂにより左右対称となるトラ
ンジスタ群を形成するＮチャネルのＭＯ８型トランジス
タ１６１゜１６２からなる第２の基本セル１５２・・・
を列方向（縦方向）に順次並設したものである。なお、
ＰチャネルのＭＯ８型トランジスタ１４！、１４゜から
なるトランジスタ群とＮチャネルのＭＯ８型トランジス
タ１６１．１６□から々るトランジスタ群の夫々のダー
ト電極は分離されている。
く垂直方向の中心線Ａによシ左右対称となるトランジス
タ群を形成するＰチャネルのＭＯ８型トランジスタ１４
１ｅ１４ｚからなる第１のり・（本セル１５１・・・を
列方向（縦方向）に順次並設したもゆである。また、卯
、２の基本セル列１３２は、第４図（ｂ） Ｋ示す如く
垂直方向の中心、ｖｉｌ！Ｂにより左右対称となるトラ
ンジスタ群を形成するＮチャネルのＭＯ８型トランジス
タ１６１゜１６２からなる第２の基本セル１５２・・・
を列方向（縦方向）に順次並設したものである。なお、
ＰチャネルのＭＯ８型トランジスタ１４！、１４゜から
なるトランジスタ群とＮチャネルのＭＯ８型トランジス
タ１６１．１６□から々るトランジスタ群の夫々のダー
ト電極は分離されている。
前記マスターチップ１の左からＸ番目の第１の基本セル
列１３１％（Ｘ＋１）番目（但し、Ｘは自然数）の第２
の基本セル列１３２中のマスターチップ１の上から同数
番目の各基本セル１５１．１５．は対になっている。
列１３１％（Ｘ＋１）番目（但し、Ｘは自然数）の第２
の基本セル列１３２中のマスターチップ１の上から同数
番目の各基本セル１５１．１５．は対になっている。
しかして、前述した構造の半導体装置によれば、従来の
如くマスターチップ上に配線領域を介して基本セル列を
設けるのではなく該マスターチップに第１．第２の基本
セル列１３１ 。
如くマスターチップ上に配線領域を介して基本セル列を
設けるのではなく該マスターチップに第１．第２の基本
セル列１３１ 。
１３２を順次交互に設けているため、従来と同面積のマ
スターチップ１１上によシ多い第１゜第２の基本セル列
１３１ ｒ１３２を並設し、マスタチップ１ノの隼稍度
を向上するととができるとともに、第１図図示の＃導体
装置と比べ配線領域の可変しうるピッチを１ｚ２基本セ
ル列とできるため、従来と比ベマスターチップの大きさ
によシシステムの大きさが決定されるのを低減すること
ができる。賛だ、同様な考え方によシ、システムの大き
さに対応する目的で従来のようにマスターチップの大き
さを犬きくする必要がない。
スターチップ１１上によシ多い第１゜第２の基本セル列
１３１ ｒ１３２を並設し、マスタチップ１ノの隼稍度
を向上するととができるとともに、第１図図示の＃導体
装置と比べ配線領域の可変しうるピッチを１ｚ２基本セ
ル列とできるため、従来と比ベマスターチップの大きさ
によシシステムの大きさが決定されるのを低減すること
ができる。賛だ、同様な考え方によシ、システムの大き
さに対応する目的で従来のようにマスターチップの大き
さを犬きくする必要がない。
なお、本発明の半導体装ｇは第３図図示のものに限らず
、例えば第５図に示す如く、マスターチップ１１の左側
から順に第１の基本セル列１３１、第２の基本セル列１
３２、第２の基本セル列１３ｚ 、ｍｌの基本セル列１
３１・・・と並設され、奇数番目と偶数番目の第１．第
２の基本セル列１３３，１３２が対をなすような樺′１
造のものでもよい。かかる構造の半導体装置も第４図図
示のものと同様な効果が期待できる。
、例えば第５図に示す如く、マスターチップ１１の左側
から順に第１の基本セル列１３１、第２の基本セル列１
３２、第２の基本セル列１３ｚ 、ｍｌの基本セル列１
３１・・・と並設され、奇数番目と偶数番目の第１．第
２の基本セル列１３３，１３２が対をなすような樺′１
造のものでもよい。かかる構造の半導体装置も第４図図
示のものと同様な効果が期待できる。
以上詳述した如く本発明によれば、従来と同面積のマス
ターチップを用いて従来と比べて一層多いトランジスタ
を形成でき、実現しうるシステムの大きさがマスターチ
ップの大きさにより限定されるのを低減化した半導体装
置を提供できるものである。
ターチップを用いて従来と比べて一層多いトランジスタ
を形成でき、実現しうるシステムの大きさがマスターチ
ップの大きさにより限定されるのを低減化した半導体装
置を提供できるものである。
第１図は従来の半導体装置のイ面図、第２図（、）は第
１図図示の半導、体装置の基本セル列を構成する基本セ
ルの平面図、同図（ｂ）は同図（＝）の回路図、第３図
は本発明の１実施例を示す半導体装置の平面図、第４図
（ａ）は第３図図示の半導体装置の第１の基本セル列を
構成する複数のＰチャネルのＭＯ８型トランジスタ（第
１の基本セル）の平面図、同図（ｂ）は同半導体装置の
第２の基本セル列を構成する複数のＮチャネルのＭＯ８
型トランジスタ（第２の基本セル）の平面図、第５図は
本発明の他の実施例を示す半導体装置の平面図である。 １１・・・マスターチップ、１２・・・Ｌｏｇｉｃ作成
部、１３１．１３．・・・基本セル列、１４１ ｒ
１４２＃１６１．１６Ｑ・・・ＭＯ８型トランジスタ、
１５１゜１５２・・・基本セル。 出願人代理人 弁理士 鈴 江 武 彦第：ｌ！Ｑ 第５１１
１図図示の半導、体装置の基本セル列を構成する基本セ
ルの平面図、同図（ｂ）は同図（＝）の回路図、第３図
は本発明の１実施例を示す半導体装置の平面図、第４図
（ａ）は第３図図示の半導体装置の第１の基本セル列を
構成する複数のＰチャネルのＭＯ８型トランジスタ（第
１の基本セル）の平面図、同図（ｂ）は同半導体装置の
第２の基本セル列を構成する複数のＮチャネルのＭＯ８
型トランジスタ（第２の基本セル）の平面図、第５図は
本発明の他の実施例を示す半導体装置の平面図である。 １１・・・マスターチップ、１２・・・Ｌｏｇｉｃ作成
部、１３１．１３．・・・基本セル列、１４１ ｒ
１４２＃１６１．１６Ｑ・・・ＭＯ８型トランジスタ、
１５１゜１５２・・・基本セル。 出願人代理人 弁理士 鈴 江 武 彦第：ｌ！Ｑ 第５１１
Claims (1)
- 【特許請求の範囲】 １、 ゲートアレイを有するマスター・スライス方式の
半導体装置において、マスターチップの周縁部を除く部
分に、第１の基本セル列と第２の基本セル列からなる基
本セル列対を複数個行方向に形成して、前記第１の基本
セル列を複数個の第１導電型のトランジスタからなる第
１の基本セルを列方向に並べて構成すると共に、前記第
２の基本セル列を複数個の第２導電型のトランジスタか
らなる第２の基本セルを列方向に並べて構成したことを
特徴とする半導体装置。 ２、第１の基本セル列と第２の基本セル列を、順次交互
に並設したことを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15551682A JPS5944860A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15551682A JPS5944860A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5944860A true JPS5944860A (ja) | 1984-03-13 |
| JPH0454391B2 JPH0454391B2 (ja) | 1992-08-31 |
Family
ID=15607759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15551682A Granted JPS5944860A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944860A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
| US4771327A (en) * | 1986-06-19 | 1988-09-13 | Nec Corporation | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings |
| US4884118A (en) * | 1986-05-19 | 1989-11-28 | Lsi Logic Corporation | Double metal HCMOS compacted array |
| DE10128580A1 (de) * | 2001-06-13 | 2003-01-02 | Infineon Technologies Ag | Schaltungsanordnung mit einer Mehrzahl von Transistoren zweier unterschiedlicher Leitfähigkeitstypen |
-
1982
- 1982-09-07 JP JP15551682A patent/JPS5944860A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
| US4884118A (en) * | 1986-05-19 | 1989-11-28 | Lsi Logic Corporation | Double metal HCMOS compacted array |
| US4771327A (en) * | 1986-06-19 | 1988-09-13 | Nec Corporation | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings |
| DE10128580A1 (de) * | 2001-06-13 | 2003-01-02 | Infineon Technologies Ag | Schaltungsanordnung mit einer Mehrzahl von Transistoren zweier unterschiedlicher Leitfähigkeitstypen |
| US6646294B2 (en) | 2001-06-13 | 2003-11-11 | Infineon Technologies Ag | Circuit configuration with a plurality of transistors of two different conductivity types |
| DE10128580B4 (de) * | 2001-06-13 | 2006-04-13 | Infineon Technologies Ag | Schaltungsanordnung mit einer Mehrzahl von Transistoren zweier unterschiedlicher Leitfähigkeitstypen |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454391B2 (ja) | 1992-08-31 |
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