JPH03136368A - 半導体集積回路におけるマスタスライス方式 - Google Patents

半導体集積回路におけるマスタスライス方式

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JPH03136368A
JPH03136368A JP27524989A JP27524989A JPH03136368A JP H03136368 A JPH03136368 A JP H03136368A JP 27524989 A JP27524989 A JP 27524989A JP 27524989 A JP27524989 A JP 27524989A JP H03136368 A JPH03136368 A JP H03136368A
Authority
JP
Japan
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chips
basic
chip
wafer
integration degree
Prior art date
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Application number
JP27524989A
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English (en)
Inventor
Yoshio Kiriyama
良雄 桐山
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路におけるマスタスライス方式に
関するものである。
（従来の技術） 周知のように、半導体集積回路の製造では、基本セルと
呼ぶ素子の集合からなるチップを規則的に配列したウェ
ーハを予め作製し、与えられた論理回路に従って配線パ
ターンだ、けを決めることによって個々の品種の集積回
路を実現するマスタスライス方式が採用されている。
ところで、チップサイズは集積度に応じて異なるので、
従来のマスタスライス方式には、チップサイズを宝めず
にウェーハを作製し任意集積度のチップを自由に形成で
きるようにした方式の他、第３図に示すように、チップ
（２ａ、２ｂ、・・・）の集積度を異ならしめたウェー
ハ（ｌａ、ｌｂ。
・・・）を複数種用意しておき選択使用する方式がある
。
（発明が解決しようとする課題） しかし、ウェーハを複数種用意する従来のマスタスライ
ス方式では、回路設計者の多様な要求に応えるためには
多種類のウェーハを準備しなければならず、管理工数が
窩み、また資材の運用効率が悪いという問題がある。
本発明は、このような問題に鑑みなされたもので、その
目的は、１個のウェーハで回路設計者の多様な要求に応
えることができる半導体集積回路におけるマス・タスラ
イス方式を提供することにある。
（課題を解決するための手段） 前記目的を達成するために、本発明の半導体集積回路に
おけるマスタスライス方式は次の如き構成を有する。
即ち、本発明の半導体集積回路におけるマスタスライス
方式は、ウェーハ上に基準集積度の基本チップを形成し
；　その基本チップの１個あるいは互いに隣接する複数
個で以て所望の回路を実現する所要集積度の１チップと
する；　ことを特徴とするものである。
（作　用） 次に、前記の如く構成される半導体集積回路におけるマ
スタスライス方式の作用を説明する。
本発明では、基準となる集積度の基本チップを一面に形
成したウェーハを１種類準備するだけで、多種類のチッ
プを得ることができる。
その結果、１個のウェーハで回路設計者の多様な要求に
応えることができることになる。
（実　施　例） 以下、本発明の実施例を添付図面を参照して説明する。
第１図は本発明の一実施例に係るマスタスライス方式に
よるウェーハの構成を示す、第１図において、１はウェ
ーハであり、このウェーハ１には一面に基本チップ２が
形成されている。この基本チップ２は、基準集積度のも
の、即ち、最小チップサイズのもの又は最小チップサイ
ズよりも大きい所定集積度のものである。
そして、第２図に示すように、この基本チップの１個ま
たは互いに隣接する複数個で以て所望回路を実現する所
要集積度の１チップとするのである。第２図において、
（イ）は基本チップ１個で、（ロ）は隣接する２個の基
本チップで、（ハ）は隣接する４個の基本チップで、（
ニ）は隣接する６個の基本チップで、（ホ）は隣接する
９個の基本チップで、（へ）は隣接する１２個の基本チ
ップで、（トンは隣接する１６個の基本チップで１チッ
プを構成した場合をそれぞれ示している。
（発明の効果） 以上説明したように、本発明の半導体集積回路における
マスタスライス方式によれば、基準集積度の基本チップ
の１個あるいは隣接する複数個で以て１チップを構成す
るようにしたので、１種類のウェーハに複数種の集積度
のチップを形成できることとなり、１個のウェーハで回
路設計者の多様な要求に応えることができ、少量多品種
の製造に好適なマスタスライス方式を提供できる効果が
ある。また、管理は１種類のウェーハについて行えば良
いので、従来の複数種のウェーハを準備する場合に比し
て管理工数が大幅に削減され、資材の効率的運用が可能
となるという効果もある。
【図面の簡単な説明】
第１図は本発明の一実施例に係るマスタスライス方式に
よるウェーハの構成を示す正面図、第２図はｌチップの
構成例を示す図、第３図は従来のマスタスライス方式に
よるウェーハの構成を示す正面図である。 １・・・・・・ウェーハ、　２・・・・・・基本チップ
。 ＃＃：、頗　ざ歩こ１く８ウエーへの４夢朱Ａ　イタ」
卒１　回

Claims (1)

    【特許請求の範囲】
  1. 　ウェーハ上に基準集積度の基本チップを形成し；その
    基本チップの１個あるいは互いに隣接する複数個で以て
    所望の回路を実現する所要集積度の１チップとする；こ
    とを特徴とする半導体集積回路におけるマスタスライス
    方式。
JP27524989A 1989-10-23 1989-10-23 半導体集積回路におけるマスタスライス方式 Pending JPH03136368A (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5779655A (en) * 1980-11-05 1982-05-18 Ricoh Co Ltd Manufacture of integrated circuit chip
JPS58207653A (ja) * 1982-05-28 1983-12-03 Toshiba Corp 半導体集積回路用マスタ・ウェ−ハ
JPS59197151A (ja) * 1983-04-22 1984-11-08 Toshiba Corp 半導体集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
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JPS59197151A (ja) * 1983-04-22 1984-11-08 Toshiba Corp 半導体集積回路装置

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