JPS6349376B2 - - Google Patents

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JPS6349376B2
JPS6349376B2 JP54150307A JP15030779A JPS6349376B2 JP S6349376 B2 JPS6349376 B2 JP S6349376B2 JP 54150307 A JP54150307 A JP 54150307A JP 15030779 A JP15030779 A JP 15030779A JP S6349376 B2 JPS6349376 B2 JP S6349376B2
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JP
Japan
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bipolar transistors
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manufacturing
master
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JP54150307A
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JPS5690548A (en
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Yasushi Yasuda
Katsuharu Mitono
Taketo Imaizumi
Hitoshi Oomichi
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Fujitsu Ltd
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Fujitsu Ltd
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11801—Masterslice integrated circuits using bipolar technology
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/0813—Non-interconnected multi-emitter structures
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Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特にマ
スタスライス方式に関するものである。
LSI等の半導体装置の製造方法の一つであるマ
スタスライス方式とは、ウエハープロセスを拡散
工程終了まで共通のマスタパターンを利用して行
なうことにより、基板の中にトランジスタや抵抗
等の素子を作り込む工程を汎用化しておき、その
作られた素子を配線して回路を形成する配線工程
において、配線パターンを品種により変更するこ
とで所定の機能をもつ半導体装置を実現する方法
である。上記のようなマスタスライス方式によれ
ば、LSI等を特に多品種少量生産する場合、製造
工程の一部が汎用化されているため製造費の低減
及び製造期間の短縮という利点がある。
まず従来のマスタスライス方式による製造方法
について説明する。なお、説明をわかりやすくす
るために一つの例として、今、エミツタ面積が
１：２：３の割合である３種類のバイポーラ・ト
ランジスタTr1，Tr2，Tr3のいずれかを10個づつ
用いて構成される３種類のLSI（半導体装置）を、
マスタスライス方式により製造する場合を考えて
みる。なおエミツタ面積を１：２：３の割合にす
ることにより、各バイポーラ・トランジスタは、
例えば同じベース・エミツタ電圧VBEに対しコレ
クタ電流比が１：２：３になるという特性の違い
を持つことになる。すなわち、各バイポーラ・ト
ランジスタのエミツタ電流密度の変動を大にする
ことなく、それぞれ異なる直流特性をもたせると
いうことである。
マスタスライス方式では、複数種類のLSIにつ
いて同一のマスタパターンを使用するが、このよ
うな例の場合だとマスタパターンには３種類のバ
イポーラ・トランジスタTr1，Tr2，Tr3を10個づ
つ用意しておかなければならない。第１図には３
種類のバイポーラ・トランジスタTr1，Tr2，Tr3
のパターンを１個づつ集めて描いており、斜線部
分が各々のエミツタ領域１１でそのTr1，Tr2，
Tr3のエミツタの面積比が１：２：３になつてい
る。１２はベース領域、１３はコレクタ領域、１
４はコレクタ・コンタクト領域で、１１′，１
２′，１３′は各々の領域のコンタクトホールで、
また１５は各トランジスタを分離する分離領域で
ある。第２図は前述の例について説明するための
図で、マスタパターンの模型的図である。各ａ，
ｂ，ｃの図で、１６の部分はバイポーラ・トラン
ジスタのために用意されている領域で、３種類の
バイポーラ・トランジスタTr1，Tr2，Tr3が10個
づつ用意されている。１７の部分はバイポーラ・
トランジスタ以外の機能のために用意された領域
である。そして斜線部分は後の配線工程で接続さ
れて実際に使用されるバイポーラ・トランジスタ
の領域である。第２図のａについては、バイポー
ラ・トランジスタTr1が10個使用されている場合
で、ｂ，ｃについては同様にそれぞれバイポー
ラ・トランジスタTr2，Tr3が10個使用されてい
る場合である。
第２図の各図からわかるように、この例では３
種類のバイポーラ・トランジスタTr1，Tr2，Tr3
を各々10個づつ用意したけれど、実際に使用され
るのはその一部分にすぎず他の部分は無駄になつ
ているわけである。
本発明は上記従来の欠点を除去し、共通のマス
タパターンにそれぞれ特性の異なるバイポーラ・
トランジスタのための領域を設ける際、設けられ
たバイポーラ・トランジスタのための領域に対し
て、実際に使用するバイポーラ・トランジスタの
領域の占める割合が高くなるようにして、無駄を
減らし面積効率の良いマスタパターンを得ること
を目的とするものである。
この目的は本発明によれば、それぞれ直流特性
の異なるパイポーラ・トランジスタを有する多品
種の半導体装置を、共通のマスター・パターンと
異なる配線パターンを利用したマスター・スライ
ス方式で製造する製造方法において、前記マスタ
ー・パターンの前記パイポーラ・トランジスタが
１個のコレクタ領域及び一方向に延在する形状の
ベース領域と、該ベース領域表面に形成され該一
方向に延在するベースコンタクトと、該ベースコ
ンタクトからほぼ等しい距離の位置であつて該ベ
ースコンタクトの延在する方向と平行に並べられ
たほぼ同一形状の複数のエミツタ領域とを設けて
なり、前記配線パターンの変更により実際にエミ
ツタとして使用する該エミツタ領域の個数を変え
て、異なる品種間のエミツタ電流密度の変動を大
にすることなくそれぞれ異なる所定の直流特性を
もつ前記バイポーラ・トランジスタを有する半導
体装置を製造することを特徴とするマスター・ス
ライス方式による半導体装置の製造方法を、提供
することにより達成される。
以下本発明の一実施例について図面に従つて詳
細に説明する。説明をわかりやすくするため従来
例で説明した場合に、本実施例を適用した場合に
ついて説明する。
本実施例によると、エミツタ面積が１：２：３
の割合である３種類のバイポーラ・トランジスタ
を得るのに、第３図で示すようなパターンのバイ
ポーラ・トランジスタを用いる。２１がエミツタ
領域（斜線部）で、第１図のバイポーラ・トラン
ジスタTr1のエミツタ領域１１と同じ面積になつ
ており、全部で３個設けられている。２２はベー
ス領域、２３はコレクタ領域、２４はコレクタ・
コンタクト領域、２１′，２２′，２３′は各領域
に対するコンタクト・ホール、２５は分離領域で
ある。第４図のａ，ｂ，ｃは、第３図のバイポー
ラ・トランジスタのパターンに対し配線パターン
を変えることにより、エミツタ面積が１：２：３
の割合になつているバイポーラ・トランジスタを
表わす。斜線部が配線パターンで、配線がａの場
合は１個のエミツタ領域２１に接続されている。
ｂ，ｃはそれぞれ２、３個のエミツタ領域に接続
されている。第３図及び第４図のバイポーラ・ト
ランジスタの占める面積は、従来例の第１図の
個々のバイポーラ・トランジスタの占める面積よ
り大きいが、３個のバイポーラ・トランジスタ
Tr1，Tr2，Tr3の占める面積の合計より小さい
（本実施例では約半分の面積になる）。
次に３種類のバイポーラ・トランジスタTr1，
Tr2，Tr3のいずれかを10個づつ用いて構成され
る３種類のLSIを、本実施例により製造すると、
すべて第５図のようになる。つまり本実施例によ
れば第３図で示した同一のパターンで複数種類の
バイポーラ・トランジスタが得られるから、第３
図で示した本実施例のバイポーラ・トランジスタ
を10個マスタパターンの中に設けていればよく、
そのためバイポーラ・トランジスタのための領域
が従来にくらべて小さくなつている（本実施例で
は約半分）。第５図の２６がバイポーラ・トラン
ジスタのための領域で、すべて実際に使用される
バイポーラ・トランジスタの領域（斜線部）にな
つている。２７はそれ以外の領域である。
以上説明したように本発明によれば、共通のバ
イポーラ・トランジスタのパターンに対し、配線
パターンを変えることにより複数種類の特性の違
うバイポーラ・トランジスタが得られるので、マ
スタスライス方式で共通のマスタパターンによ
り、それぞれ特性の異なるバイポーラ・トランジ
スタを設けた複数種類の半導体装置（LSI等）を
製造した際、マスタパターンのバイポーラ・トラ
ンジスタのために用意する領域が従来に比べて少
なくてすみ、面積効率の点で優れた半導体装置を
製造することができる。
【図面の簡単な説明】
第１図及び第２図は従来例の欠点を説明するた
めの図。第３図及び第４図は本発明の一実施例の
バイポーラ・トランジスタの構造を説明するため
の図で、第５図は第２図に対応するもので、第４
図のバイポーラ・トランジスタを使用した場合に
ついて説明するための図。 図中、１１，２１：エミツタ領域、１２，２
２：ベース領域、１３，２３：コレクタ領域、１
４，２４：コレクタ・コンタクト領域、１５，２
５：分離領域、１６，２６：マスタパターンのバ
イポーラ・トランジスタのための領域、１７，２
７：バイポーラ・トランジスタ以外のための領
域。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれ直流特性の異なるパイポーラ・トラ
    ンジスタを有する多品種の半導体装置を、共通の
    マスター・パターンと異なる配線パターンを利用
    したマスター・スライス方式で製造する製造方法
    において、 前記マスター・パターンの前記パイポーラ・ト
    ランジスタが１個のコレクタ領域及び一方向に延
    在する形状のベース領域と、該ベース領域表面に
    形成され該一方向に延在するベースコンタクト
    と、該ベースコンタクトからほぼ等しい距離の位
    置であつて該ベースコンタクトの延在する方向と
    平行に並べられたほぼ同一形状の複数のエミツタ
    領域とを設けてなり、 前記配線パターンの変更により実際にエミツタ
    として使用する該エミツタ領域の個数を変えて、
    異なる品種間のエミツタ電流密度の変動を大にす
    ることなくそれぞれ異なる所定の直流特性をもつ
    前記バイポーラ・トランジスタを有する半導体装
    置を製造することを特徴とするマスター・スライ
    ス方式による半導体装置の製造方法。
JP15030779A 1979-11-20 1979-11-20 Manufacture of semiconductor device by master slice system Granted JPS5690548A (en)

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CA000364711A CA1141869A (en) 1979-11-20 1980-11-14 Method for manufacturing a semiconductor device
US06/207,737 US4388755A (en) 1979-11-20 1980-11-17 Structure for and method of manufacturing a semiconductor device by the master slice method
EP80304117A EP0029369B1 (en) 1979-11-20 1980-11-18 A method of manufacturing a semiconductor device
DE8080304117T DE3071906D1 (en) 1979-11-20 1980-11-18 A method of manufacturing a semiconductor device
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