JPS6342411B2 - - Google Patents
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- JPS6342411B2 JPS6342411B2 JP52158446A JP15844677A JPS6342411B2 JP S6342411 B2 JPS6342411 B2 JP S6342411B2 JP 52158446 A JP52158446 A JP 52158446A JP 15844677 A JP15844677 A JP 15844677A JP S6342411 B2 JPS6342411 B2 JP S6342411B2
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- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し特にマスタ
ースライス方式の半導体集積回路装置に関する。
ースライス方式の半導体集積回路装置に関する。
大規模集積回路（LSI）が大型化されるにつれ
て、例えば高性能情報処理装置用論理LSI等にお
いては多品種少量生産の傾向が著しい今日、製造
コストをより低減し、製造期間を短縮するため
に、マスター・スライス（master slice）方式に
よるLSIの製造が注目されている。
て、例えば高性能情報処理装置用論理LSI等にお
いては多品種少量生産の傾向が著しい今日、製造
コストをより低減し、製造期間を短縮するため
に、マスター・スライス（master slice）方式に
よるLSIの製造が注目されている。
マスタースライス方式においては、一つの半導
体個片（チツプ）内に“マクロス”と呼ばれる共
通素子パターン（通常は複数のトランジスタ等の
能動素子並び抵抗等の受動素子の集合からなる基
本パターン）をあらかじめ例えばマトリツクス状
に作成、配置して、品種に応じて配線マスクを作
成してこれら“マクロス”を回路結合して所望の
電気回路動作を有するLSIを完成させるものが多
い。
体個片（チツプ）内に“マクロス”と呼ばれる共
通素子パターン（通常は複数のトランジスタ等の
能動素子並び抵抗等の受動素子の集合からなる基
本パターン）をあらかじめ例えばマトリツクス状
に作成、配置して、品種に応じて配線マスクを作
成してこれら“マクロス”を回路結合して所望の
電気回路動作を有するLSIを完成させるものが多
い。
ところで、上述如きLSIをECL（Emitter
Coupled Logic）で構成する場合、小型トランジ
スタからなるカレント・スイツチ部を含んで構成
されるマクロスを半導体チツプの中央部分に配設
し、半導体チツプ周辺に設けた入出力電極パツド
の近くに大型トランジスタからなるエミツタ・ホ
ロワ部を配置し、これらの間を配線により結合し
たものがある。
Coupled Logic）で構成する場合、小型トランジ
スタからなるカレント・スイツチ部を含んで構成
されるマクロスを半導体チツプの中央部分に配設
し、半導体チツプ周辺に設けた入出力電極パツド
の近くに大型トランジスタからなるエミツタ・ホ
ロワ部を配置し、これらの間を配線により結合し
たものがある。
このような従来のLSIにおいては、一般に、カ
レント・スイツチ部とエミツタ・ホロワ部間を結
合する配線が長くなり、配線に付随する浮遊容量
が大きくなるためにスイツチング特性が悪くなる
という欠点があつた。
レント・スイツチ部とエミツタ・ホロワ部間を結
合する配線が長くなり、配線に付随する浮遊容量
が大きくなるためにスイツチング特性が悪くなる
という欠点があつた。
本発明は上述の如き従来の欠点を改善すること
を目的とする。
を目的とする。
その目的のために本発明の半導体集積回路装置
は半導体チツプの周辺に設けた入出力電極パツド
と中央部に設けたマクロスとの間に、配線の組み
替え可能な基本パターンを配設し、マクロスにて
構成した論理回路からの出力信号を、該基本パタ
ーンにて構成した回路を経由して前記入出力電極
パツドに導出せしめることを特徴とするもので、
以下実施例についてさらに詳述する。
は半導体チツプの周辺に設けた入出力電極パツド
と中央部に設けたマクロスとの間に、配線の組み
替え可能な基本パターンを配設し、マクロスにて
構成した論理回路からの出力信号を、該基本パタ
ーンにて構成した回路を経由して前記入出力電極
パツドに導出せしめることを特徴とするもので、
以下実施例についてさらに詳述する。
第１図は本発明の一実施例を示す正面図であ
る。同図中、１はシリコン個片からなる半導体チ
ツプで、その表面の外周辺近くに入出力電極パツ
ド２，２……が配設されている。３，３……は該
半導体チツプ１の中央部に集合して設けられた
“マクロス”である。このマクロスは、ECLの場
カレント・スイツチ部と、エミツタ・ホロワー部
とバイアス発生部とから構成されているものや、
カレント・スイツチ部とバイアス発生部とからな
るものやカレントスイツチ部のみから構成されて
いるもの等があるが、これは周知の回路であるの
で、詳細な説明は省略する。ここで前記電極パツ
ド２とマクロス３との間のスペースには、本発明
に係る基本パターン４が複数個配設されている。
る。同図中、１はシリコン個片からなる半導体チ
ツプで、その表面の外周辺近くに入出力電極パツ
ド２，２……が配設されている。３，３……は該
半導体チツプ１の中央部に集合して設けられた
“マクロス”である。このマクロスは、ECLの場
カレント・スイツチ部と、エミツタ・ホロワー部
とバイアス発生部とから構成されているものや、
カレント・スイツチ部とバイアス発生部とからな
るものやカレントスイツチ部のみから構成されて
いるもの等があるが、これは周知の回路であるの
で、詳細な説明は省略する。ここで前記電極パツ
ド２とマクロス３との間のスペースには、本発明
に係る基本パターン４が複数個配設されている。
該本発明に係る基本パターン４は、それぞれそ
の一つが第２図に示すように、５個の小出力（小
型）のトランジスタTR１乃至TR５と、２個の
大出力（大型）のトランジスタTR６，TR７と
６個の抵抗R1乃至R6からなつている。
の一つが第２図に示すように、５個の小出力（小
型）のトランジスタTR１乃至TR５と、２個の
大出力（大型）のトランジスタTR６，TR７と
６個の抵抗R1乃至R6からなつている。
そしてこれら素子の一部を接続する配線は主と
して第１層目の配線層で行なう。第２層目の配線
層はマクロスと基本パターンで構成された回路へ
供給する電源配線として使用されていることが多
いので、基本パターン内の素子を接続する配線は
第１層目の配線層が主になり、第２層目の配線は
電源配線が可能な範囲内で使用される。
して第１層目の配線層で行なう。第２層目の配線
層はマクロスと基本パターンで構成された回路へ
供給する電源配線として使用されていることが多
いので、基本パターン内の素子を接続する配線は
第１層目の配線層が主になり、第２層目の配線は
電源配線が可能な範囲内で使用される。
該基本パターン４は、主として第１層目の配線
層により、半導体基板上に形成された絶縁膜に設
けられた各素子上の電極窓間を接続することによ
つて、ゲート回路を構成することができる。第３
図はそのゲート回路図であり、太線部分が第１層
目の配線層、□印部分か素子の電極窓である。そ
して、小出力のトランジスタTR１およびTR２
のベースには、マクロス３により構成された論理
回路におけるエミツタ・ホロワーからの出力信号
が入力され、また大出力のトランジスタTR６お
よびTR７のエミツタは近くの入出力電極パツド
２に接続される。バイアス発生部のバイアス出力
は、小出力のトランジスタTR３のベースに加え
られるとともに、他のバイアスを必要とする論理
回路へもバイアス電圧を供給することができる。
層により、半導体基板上に形成された絶縁膜に設
けられた各素子上の電極窓間を接続することによ
つて、ゲート回路を構成することができる。第３
図はそのゲート回路図であり、太線部分が第１層
目の配線層、□印部分か素子の電極窓である。そ
して、小出力のトランジスタTR１およびTR２
のベースには、マクロス３により構成された論理
回路におけるエミツタ・ホロワーからの出力信号
が入力され、また大出力のトランジスタTR６お
よびTR７のエミツタは近くの入出力電極パツド
２に接続される。バイアス発生部のバイアス出力
は、小出力のトランジスタTR３のベースに加え
られるとともに、他のバイアスを必要とする論理
回路へもバイアス電圧を供給することができる。
また第４図は、本発明に係る基本パターン４を
用いて、そのうちの小出力トランジスタ及び抵抗
によりゲート回路を構成するとともに、残余の大
出力のトランジスタTR７を他のゲート回路のエ
ミツタ・ホロワーとして使用した実施例を示す。
同図において、太線は第１層目の配線、□印は電
極窓である。
用いて、そのうちの小出力トランジスタ及び抵抗
によりゲート回路を構成するとともに、残余の大
出力のトランジスタTR７を他のゲート回路のエ
ミツタ・ホロワーとして使用した実施例を示す。
同図において、太線は第１層目の配線、□印は電
極窓である。
更に第５図は、本発明に係るパターン４の大出
力のトランジスタTR６とTR７のみを使つて、
マクロス３にて構成した論理回路の出力信号を受
けて入出力電極パツド４へその信号を送出するエ
ミツタ・ホロワーとして使用した実施例を示す。
力のトランジスタTR６とTR７のみを使つて、
マクロス３にて構成した論理回路の出力信号を受
けて入出力電極パツド４へその信号を送出するエ
ミツタ・ホロワーとして使用した実施例を示す。
この場合、他の素子は遊休せしめておくことが
できる。
できる。
なお、上記実施例は、いずれもECLであるが、
本発明は他の論理回路たとえばTTL（Transistor
Transistor Logic）からなるLSIに実施できるこ
とはいうまでもないことである。
本発明は他の論理回路たとえばTTL（Transistor
Transistor Logic）からなるLSIに実施できるこ
とはいうまでもないことである。
以上詳細に説明したように、本発明によれば、
セル中央部に設けたマクロスのカレント・スイツ
部の出力配線を長くすることなく、マクロスのみ
にてカレント・スイツチとエミツタ・ホロワーと
を組み合せることができるため、論理回路の動作
速度を早くすることができる。そしてその論理回
路からの出力はエミツタ・ホロワから低インピー
ダンスで導出され、その信号は基本パターン４に
て構成されたゲート回路に入力されるため、マク
ロス側と基本パターン間での信号の遅延はさほど
大きくならない。そしてその信号は基本パターン
から大出力にて入出力電極パツドに送出される。
セル中央部に設けたマクロスのカレント・スイツ
部の出力配線を長くすることなく、マクロスのみ
にてカレント・スイツチとエミツタ・ホロワーと
を組み合せることができるため、論理回路の動作
速度を早くすることができる。そしてその論理回
路からの出力はエミツタ・ホロワから低インピー
ダンスで導出され、その信号は基本パターン４に
て構成されたゲート回路に入力されるため、マク
ロス側と基本パターン間での信号の遅延はさほど
大きくならない。そしてその信号は基本パターン
から大出力にて入出力電極パツドに送出される。
また、本発明に係る基本パターンは、入出力電
極パツドとマクロス間の通常電源配線層を設けた
部分の下の何も設けていない半導体基板上に形成
できるため、半導体基板上に形成できるため、半
導体チツプのサイズを大きくすることなく形成で
きるなどの効果を有する。
極パツドとマクロス間の通常電源配線層を設けた
部分の下の何も設けていない半導体基板上に形成
できるため、半導体基板上に形成できるため、半
導体チツプのサイズを大きくすることなく形成で
きるなどの効果を有する。
第１図は本発明の一実施例を示す正面図、第２
図は基本パターンの回路図、第３図乃至第５図は
本発明の基本パターンを用いて構成したゲート回
路の回路図である。 図中、１は半導体チツプ、２は入出力電極パツ
ド、３はマクロス、４は基本パターンである。
図は基本パターンの回路図、第３図乃至第５図は
本発明の基本パターンを用いて構成したゲート回
路の回路図である。 図中、１は半導体チツプ、２は入出力電極パツ
ド、３はマクロス、４は基本パターンである。
Claims (1)
- １ 半導体チツプの周辺に設けた入出力電極パツ
ドと中央部に設けたマクロスとの間に、少なくと
も複数のトランジスタを有し且つ配線の組み替え
可能で所望の論理回路構成可能な基本パターンを
配設し、マクロスにて構成した論理回路からの出
力信号を、該基本パターンにて構成した前記論理
回路を経由して前記入出力電極パツドに導出せし
めることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15844677A JPS5493376A (en) | 1977-12-30 | 1977-12-30 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15844677A JPS5493376A (en) | 1977-12-30 | 1977-12-30 | Semiconductor integrated circuit device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161402A Division JPH0249449A (ja) | 1989-06-23 | 1989-06-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5493376A JPS5493376A (en) | 1979-07-24 |
| JPS6342411B2 true JPS6342411B2 (ja) | 1988-08-23 |
Family
ID=15671930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15844677A Granted JPS5493376A (en) | 1977-12-30 | 1977-12-30 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5493376A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS561545A (en) * | 1979-06-15 | 1981-01-09 | Mitsubishi Electric Corp | Input/output buffer cell for semiconductor integrated circuit |
| JPS56158448A (en) * | 1980-05-12 | 1981-12-07 | Mitsubishi Electric Corp | Large scale integrated circuit device |
| JPS5844741A (ja) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | 半導体集積回路 |
| JPS5871650A (ja) * | 1981-10-26 | 1983-04-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPS58165345A (ja) * | 1982-03-26 | 1983-09-30 | Fujitsu Ltd | 半導体装置 |
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
| JPS59181642A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 集積回路装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939388A (ja) * | 1972-07-10 | 1974-04-12 | ||
| JPS49103582A (ja) * | 1973-02-05 | 1974-10-01 | ||
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 | ||
| JPS52106279A (en) * | 1976-03-03 | 1977-09-06 | Oki Electric Ind Co Ltd | Manufacture of semiconductor ic |
| JPS6060309A (ja) * | 1983-09-09 | 1985-04-06 | アイテイダブリユウ リミテツド | ばね保持装置 |
-
1977
- 1977-12-30 JP JP15844677A patent/JPS5493376A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939388A (ja) * | 1972-07-10 | 1974-04-12 | ||
| JPS49103582A (ja) * | 1973-02-05 | 1974-10-01 | ||
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 | ||
| JPS52106279A (en) * | 1976-03-03 | 1977-09-06 | Oki Electric Ind Co Ltd | Manufacture of semiconductor ic |
| JPS6060309A (ja) * | 1983-09-09 | 1985-04-06 | アイテイダブリユウ リミテツド | ばね保持装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5493376A (en) | 1979-07-24 |
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