JPS5871650A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5871650A JPS5871650A JP56169998A JP16999881A JPS5871650A JP S5871650 A JPS5871650 A JP S5871650A JP 56169998 A JP56169998 A JP 56169998A JP 16999881 A JP16999881 A JP 16999881A JP S5871650 A JPS5871650 A JP S5871650A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ｙチャンネル朧の絶縁ゲート電界効果トラン
ジスタと、Ｐチャンネル淑の絶縁ゲート電界効果トラン
ジスタとを含む相補型の半導体系８Ｉ回路装置（以下、
０Ｍ０８又はＯＭＩＴ型の半導体集積回路装置と称する
）Ｋ＠する。
ジスタと、Ｐチャンネル淑の絶縁ゲート電界効果トラン
ジスタとを含む相補型の半導体系８Ｉ回路装置（以下、
０Ｍ０８又はＯＭＩＴ型の半導体集積回路装置と称する
）Ｋ＠する。
Ｐチャンネルの絶縁ゲート温亀界効果トランジスタ（以
下、麗工８ＰＥＴと称する）と、ＮチャンネルのＭ工ｇ
ｌＦＩＴとから成る０Ｍ０５ｌ構造の半導体集積−路装
置は、特性的に消費電力が低く、かつ、バイポーラ蓋の
論理回路、例えは、ＴＴＬ（ｒｒａｎａｉｓｔｏｒ Ｔ
ｒ＆ｎａｌ＃ｔＯｒ Ｌｏｇｉｏ ）論ｍａ路を駆動し
得る出力レベルを有するため、バイポーラ型の＆ｊ場回
絡と両立性を有する。また、この半導体集積回路装置は
、構造的に１比較的にルイアウト設計か容易に店れる点
から、大規模集積回路装Ｗｔ＜以下、単Ｋｌ、８工と称
する）、又は、超Ｌ８１（ＶＬｊｌｌ）Ｋ適している。
下、麗工８ＰＥＴと称する）と、ＮチャンネルのＭ工ｇ
ｌＦＩＴとから成る０Ｍ０５ｌ構造の半導体集積−路装
置は、特性的に消費電力が低く、かつ、バイポーラ蓋の
論理回路、例えは、ＴＴＬ（ｒｒａｎａｉｓｔｏｒ Ｔ
ｒ＆ｎａｌ＃ｔＯｒ Ｌｏｇｉｏ ）論ｍａ路を駆動し
得る出力レベルを有するため、バイポーラ型の＆ｊ場回
絡と両立性を有する。また、この半導体集積回路装置は
、構造的に１比較的にルイアウト設計か容易に店れる点
から、大規模集積回路装Ｗｔ＜以下、単Ｋｌ、８工と称
する）、又は、超Ｌ８１（ＶＬｊｌｌ）Ｋ適している。
この徳の半導体集積回路装皺は、一般に、論理回路の出
力絢において、バイポーラ型回路などの外部回路に対し
て、容量性の負荷などに対して大きな躯ｆＩＩＪ能力を
与えるために、出カ匈のインタフェース回路１ｉｔ−構
成する０Ｍ０Ｂ構造の対ＭＸＢＮ！１テのチャンネル幅
、チャンネル長などの幾何学的構造を、内部輪ｍ回路部
’を構成する０Ｍ０Ｂ構造のＭＺｆｉＪＩＭテに比べ大
きくしている。
力絢において、バイポーラ型回路などの外部回路に対し
て、容量性の負荷などに対して大きな躯ｆＩＩＪ能力を
与えるために、出カ匈のインタフェース回路１ｉｔ−構
成する０Ｍ０Ｂ構造の対ＭＸＢＮ！１テのチャンネル幅
、チャンネル長などの幾何学的構造を、内部輪ｍ回路部
’を構成する０Ｍ０Ｂ構造のＭＺｆｉＪＩＭテに比べ大
きくしている。
しかしながら、本発明看等の検討結果に従えば、幾何学
的構造が大きいインタフェース回路部のＣＭｏ１Ｑ造は
、内部論理回路部の幾何学的構造が小さい０Ｍ０５ｌ構
造に比較して、インタフェース回路の出力信号端子、す
なわち、半導体集積回路装置の出力信号端子から入力さ
れる雑ｆ信号によって、寄生Ｐ、Ｎ Ｐ Ｎサイリスタ
構造に七るラッチアップ現象が生じ易いという事実が判
明した。このラッチアップ現象に起因して、論理回路Ｋ
ｉａＪＩＥ！１作を与え、又は、ラッチアップ現象に基
づく大電流によって、回路素子の破壊を招くという間組
点のあることを発見した。
的構造が大きいインタフェース回路部のＣＭｏ１Ｑ造は
、内部論理回路部の幾何学的構造が小さい０Ｍ０５ｌ構
造に比較して、インタフェース回路の出力信号端子、す
なわち、半導体集積回路装置の出力信号端子から入力さ
れる雑ｆ信号によって、寄生Ｐ、Ｎ Ｐ Ｎサイリスタ
構造に七るラッチアップ現象が生じ易いという事実が判
明した。このラッチアップ現象に起因して、論理回路Ｋ
ｉａＪＩＥ！１作を与え、又は、ラッチアップ現象に基
づく大電流によって、回路素子の破壊を招くという間組
点のあることを発見した。
すなわち、出力インタフェース回路の０Ｍ０８構造は、
一般ＫＸ Ｎ型シリコン基板の一主ＷＪ１１１にＰｆｉ
ウェルを形成し、このＰｇウェル内にＮチャネｋＭ Ｉ
８ Ｐ ｉ Ｔ （Ｍｅｔａｌ工ｎ５ｕｌａｔｏｒ
８５ｍ１ｃ−ｏｎ＋１ｕｏｔｏｒ Ｆｉｅｌｄ Ｋｆｆ
ｅａｔ Ｔｒａｎｓｉｓｔｏｒ ）のＮ ＋ 、１１ン
ーメ及びドレイン愉域を設け、他方Ｍ［シリコン基板に
はＰチャネルＭ工８ＦＥＩＴのＰ＋温ソース及びドレイ
ン領域を設け、崗Ｍ工ａＩＰｍ丁の各ゲートには内部回
路の出力を共通に与え、各ドレイン領域からは０Ｍ０８
の出力ｔｋ＠出して出力端子に導ひいている。従って、
ＰチャネルＭＩａＰＩＴＯＦ 型能動＠域と、ＭＢｉ
ｋ板と、Ｈチャネルｈｔｘｔａｙｚ’ｘか形成されるＰ
ｍウェルとの蘭にけＰＭＰ寄生バイポーラトランジスタ
構造が、一方、ｙチャネルＭ工１ＦｌｌＴのＭ＋脂能動
餉領域、Ｐ撤つェルと、Ｍ型基板との間にはＭＰＮ薔生
バイポーラトランジスタ構造が形成すれて、これらの＃
＠畜生トランジスメによってＦＭＰＭ寄生サイリすＩ構
造が形成ちれる。従って、０ＭＯ８の出力Ｎ端子（半導
体集積回路装置の出力端子）から何らかの異常電圧が加
わった際、これを電気的トリガとして上記寄生サイリス
タが導通する仁とによって電１を横切るショート回路が
形成されて、大電流が連続的に藏れることになる。仁う
したランチアップ現象による電流が過大に流れると、（
ＪＭＯａ自体が熱的に破線されてしまうという好しから
ぬｌ＃Ｉｌ！を招く仁とＫなる。
一般ＫＸ Ｎ型シリコン基板の一主ＷＪ１１１にＰｆｉ
ウェルを形成し、このＰｇウェル内にＮチャネｋＭ Ｉ
８ Ｐ ｉ Ｔ （Ｍｅｔａｌ工ｎ５ｕｌａｔｏｒ
８５ｍ１ｃ−ｏｎ＋１ｕｏｔｏｒ Ｆｉｅｌｄ Ｋｆｆ
ｅａｔ Ｔｒａｎｓｉｓｔｏｒ ）のＮ ＋ 、１１ン
ーメ及びドレイン愉域を設け、他方Ｍ［シリコン基板に
はＰチャネルＭ工８ＦＥＩＴのＰ＋温ソース及びドレイ
ン領域を設け、崗Ｍ工ａＩＰｍ丁の各ゲートには内部回
路の出力を共通に与え、各ドレイン領域からは０Ｍ０８
の出力ｔｋ＠出して出力端子に導ひいている。従って、
ＰチャネルＭＩａＰＩＴＯＦ 型能動＠域と、ＭＢｉ
ｋ板と、Ｈチャネルｈｔｘｔａｙｚ’ｘか形成されるＰ
ｍウェルとの蘭にけＰＭＰ寄生バイポーラトランジスタ
構造が、一方、ｙチャネルＭ工１ＦｌｌＴのＭ＋脂能動
餉領域、Ｐ撤つェルと、Ｍ型基板との間にはＭＰＮ薔生
バイポーラトランジスタ構造が形成すれて、これらの＃
＠畜生トランジスメによってＦＭＰＭ寄生サイリすＩ構
造が形成ちれる。従って、０ＭＯ８の出力Ｎ端子（半導
体集積回路装置の出力端子）から何らかの異常電圧が加
わった際、これを電気的トリガとして上記寄生サイリス
タが導通する仁とによって電１を横切るショート回路が
形成されて、大電流が連続的に藏れることになる。仁う
したランチアップ現象による電流が過大に流れると、（
ＪＭＯａ自体が熱的に破線されてしまうという好しから
ぬｌ＃Ｉｌ！を招く仁とＫなる。
本発明者の検討によれば、このラッチアップ現Ｊｌが、
特に１インタフ工−ス回路の出力−路において生じ易い
理由は、出力インタフェース回路の素子サイズは、ＴＴ
Ｌ等の外部回路を駆動できるように大きなものとしてゲ
インを高くしているため、サイリスタ構造を形成する寄
生ＰＩＰ）ランジスタおよびＮＰＮ ）ランジスタの両
者の等価電流増暢率（ｈ、、１）が大きくなるためと考
えられる０このラッチアップ現象を防ぐためＫＳ向えば
上記の両ＭＸＢ’ｌｌＮ丁を距離的に＊して配置し、Ｐ
ＮＰ寄生トランジスタの電流増幅率ｈｙｉｅを小さくす
ることが考えられる。しかしながら、倣細加工扱術の進
歩によるＬＢ工の集積度の向上に伴なって、内ｍ回路と
して集積される論理ゲート数を増やすと、これに応じて
出力回路の数も増える必要があるから、インタフェース
回路の０Ｍ０Ｂを構成する両ＭよりＷ”Ａ’！ｔ−離し
て配置すること自体がレイアウト上から困難であり、か
つ出力インタフェース回路の占有面積を大きくせしめる
点で不利である。
特に１インタフ工−ス回路の出力−路において生じ易い
理由は、出力インタフェース回路の素子サイズは、ＴＴ
Ｌ等の外部回路を駆動できるように大きなものとしてゲ
インを高くしているため、サイリスタ構造を形成する寄
生ＰＩＰ）ランジスタおよびＮＰＮ ）ランジスタの両
者の等価電流増暢率（ｈ、、１）が大きくなるためと考
えられる０このラッチアップ現象を防ぐためＫＳ向えば
上記の両ＭＸＢ’ｌｌＮ丁を距離的に＊して配置し、Ｐ
ＮＰ寄生トランジスタの電流増幅率ｈｙｉｅを小さくす
ることが考えられる。しかしながら、倣細加工扱術の進
歩によるＬＢ工の集積度の向上に伴なって、内ｍ回路と
して集積される論理ゲート数を増やすと、これに応じて
出力回路の数も増える必要があるから、インタフェース
回路の０Ｍ０Ｂを構成する両ＭよりＷ”Ａ’！ｔ−離し
て配置すること自体がレイアウト上から困難であり、か
つ出力インタフェース回路の占有面積を大きくせしめる
点で不利である。
従って、本発明の主目的は、０Ｍ０Ｅｌｆｉの半導体集
積回路装置におけるラッチアップｆｉｔｓ、會防止し、
その正常な駆動機能ｔ−Ｓ持することにある。
積回路装置におけるラッチアップｆｉｔｓ、會防止し、
その正常な駆動機能ｔ−Ｓ持することにある。
本発明の他の目的は、レイアウトが容易で高集積化を夾
埃できる０Ｍ０８型の半導体集積回路装置の出力１路の
構造を提供することにある。
埃できる０Ｍ０８型の半導体集積回路装置の出力１路の
構造を提供することにある。
これらの目的を達成するために、本発明に従えば、出力
端子ＫＰＭされるインタフェース回路を、単一の導電１
チヤンネルの複数の絶縁ゲート電界効果トランジスタに
よって構成する。
端子ＫＰＭされるインタフェース回路を、単一の導電１
チヤンネルの複数の絶縁ゲート電界効果トランジスタに
よって構成する。
以下、本発明上〇 Ｍ Ｏａ！！ｌｌ−鳳り８工に適用
した実施列について、図面を参照しながら詳細に欽明す
る。
した実施列について、図面を参照しながら詳細に欽明す
る。
第１図および嬉２図は、本発明の貞施釣に従う０ＭＯ８
＃４造のＩ、ｇＩＫおけるレイアウトの略式図を示す。
＃４造のＩ、ｇＩＫおけるレイアウトの略式図を示す。
このＬ８Ｘ（１、ある論ｍ機能を与えるために形ａされ
尼ものである。
尼ものである。
約１２１角のシリコン牛導体基板からなる工０チップ１
は、中央Ｓｔ占める約１０ｍ角の領域に形成されｆｃ−
理回路部２と、この論理回路部（内１ｉ１ｍｊｉ！＠
） カｂ約１２０ ｐ ＩＩＩ（ＤＭ’ｌｋ ３ ’ｔ
ｉｌｌイ＆状−で内部回路部２を四方から取囲む約３０
０μｍ幅の領域に形成された、−ｍ回路部２０入出力趨
子と外部回路とを結合するための周辺回路部４と、約５
８０１１ｍｍの周縁部に般けられた、周辺回路部に電気
的接続されるポンディングパッド列５とからなっている
。論理回路ｓ２はチップ全体の７０％Ｉｉ＆を占めてい
て、後で靜細に述べるようにｙチャネルＭＩ８１Ｆ］１
丁列６とＰチャネルＭＩａｌＦＩＴ列７とが交互に配列
せしめられたものからなｐｌその論理ゲート数は致方ゲ
ートにも及ぶ大規模ロジックを構成している。この論理
回路部２は、ＮＡＮ’Ｄ、排他的ＯＲ轡の単位回路の集
会体によって０Ｍ０８で構成されている。周辺回路部番
は、論理回路部２０入力＠に結合されて外部回路の入力
信号を論理回路部２へ伝達させるための入力インタフェ
ース回路部と、論理回路部２の出力−に結合されて、そ
の出力信号を、他の外部回路へ送信する友めの出力イン
タフェース回路部とを含んでいる。入力インタフェース
回Ｅｎｄ、ＬａＩの外部からの信号を受信するものであ
る仁とから、その回路の０Ｍ０８インバ一タ回路を形成
するＭＩ８１Ｆｌ？は、内部論理回路部２ｔ−構成する
ＭＩＩＦｍ丁とほぼ同一の幾何学的寸法を以って形成す
ることができる。一方、出力インタフェース回１１８ｍ
は、ＬａＩの他の外部回路を駆動する上置のあるζｋか
ら、それを構成するＭＸＢ１１丁の寸法な大きくする必
資がある。本発ｇＡＫ従えば、この出力インメツエース
回路部は、同一導電チャンネル、すなわち、Ｎチャンネ
ルのＭＩ＆ＰＩｌｌＴＫよって出力インバータ回路（パ
ンファ回路）が構戚葛れる。この周辺１ｇｌ＃６部は、
ガえば、ボンディングバンド５の領域を含めて、チップ
全体の２０〜３０Ｘを占有し、入力インメツエース回路
と、出力インタフェース幽路とが交互に配列された形管
とることができる。
は、中央Ｓｔ占める約１０ｍ角の領域に形成されｆｃ−
理回路部２と、この論理回路部（内１ｉ１ｍｊｉ！＠
） カｂ約１２０ ｐ ＩＩＩ（ＤＭ’ｌｋ ３ ’ｔ
ｉｌｌイ＆状−で内部回路部２を四方から取囲む約３０
０μｍ幅の領域に形成された、−ｍ回路部２０入出力趨
子と外部回路とを結合するための周辺回路部４と、約５
８０１１ｍｍの周縁部に般けられた、周辺回路部に電気
的接続されるポンディングパッド列５とからなっている
。論理回路ｓ２はチップ全体の７０％Ｉｉ＆を占めてい
て、後で靜細に述べるようにｙチャネルＭＩ８１Ｆ］１
丁列６とＰチャネルＭＩａｌＦＩＴ列７とが交互に配列
せしめられたものからなｐｌその論理ゲート数は致方ゲ
ートにも及ぶ大規模ロジックを構成している。この論理
回路部２は、ＮＡＮ’Ｄ、排他的ＯＲ轡の単位回路の集
会体によって０Ｍ０８で構成されている。周辺回路部番
は、論理回路部２０入力＠に結合されて外部回路の入力
信号を論理回路部２へ伝達させるための入力インタフェ
ース回路部と、論理回路部２の出力−に結合されて、そ
の出力信号を、他の外部回路へ送信する友めの出力イン
タフェース回路部とを含んでいる。入力インタフェース
回Ｅｎｄ、ＬａＩの外部からの信号を受信するものであ
る仁とから、その回路の０Ｍ０８インバ一タ回路を形成
するＭＩ８１Ｆｌ？は、内部論理回路部２ｔ−構成する
ＭＩＩＦｍ丁とほぼ同一の幾何学的寸法を以って形成す
ることができる。一方、出力インタフェース回１１８ｍ
は、ＬａＩの他の外部回路を駆動する上置のあるζｋか
ら、それを構成するＭＸＢ１１丁の寸法な大きくする必
資がある。本発ｇＡＫ従えば、この出力インメツエース
回路部は、同一導電チャンネル、すなわち、Ｎチャンネ
ルのＭＩ＆ＰＩｌｌＴＫよって出力インバータ回路（パ
ンファ回路）が構戚葛れる。この周辺１ｇｌ＃６部は、
ガえば、ボンディングバンド５の領域を含めて、チップ
全体の２０〜３０Ｘを占有し、入力インメツエース回路
と、出力インタフェース幽路とが交互に配列された形管
とることができる。
内部（ロ）踏部２と周辺回路部番との領域３は配線チャ
ネルとして多数のアルＺニウム配置ｌが施されている。
ネルとして多数のアルＺニウム配置ｌが施されている。
ポンディングパッド５は、夷１１には人力インタフェー
ス回路ｉ１（周辺回路部）の各人出カー子に電気的に巌
ＩＲされ、それに対応するビン数は向えば２００ビンと
なる。
ス回路ｉ１（周辺回路部）の各人出カー子に電気的に巌
ＩＲされ、それに対応するビン数は向えば２００ビンと
なる。
かかる実施りでは、上述し次ラッチアップが問題となる
出力用のポンディングパッドについテリ下に詳述する。
出力用のポンディングパッドについテリ下に詳述する。
内部回路部２は具体的ＫＦｉ第３図に示す如８０ＭＯ８
構造罠なっている。即ち、Ｍ型シリコン基板の一生面に
、内部回路部の左熾から右１１１ＧＣかけて連続して細
長く伸びるＰ型ウェル８がＮチャネルＭＩＳＰｌＩＴ群
６の各行毎に形成され、そのウェル８内ＫＦ］ｌｌテ詐
６のソース又はドレイン領域としてのＮｆｆ１拡散顎域
９が形成され、各拡散領域間にはシリコン基板上のゲー
ト絶縁膜を介してポリシリコンゲート電極ｌＯがＰチャ
ネルＭよりｙｍ’ｒ群７と共通に設けられている。この
実施的では、Ｍ工８ＦＩｌＩＴ群６の各行において同え
ば３本のゲート電極ｌＯ毎に拡散領域９が分離され、従
って４つの拡散領域９と３つのゲート電伽ｌ。
構造罠なっている。即ち、Ｍ型シリコン基板の一生面に
、内部回路部の左熾から右１１１ＧＣかけて連続して細
長く伸びるＰ型ウェル８がＮチャネルＭＩＳＰｌＩＴ群
６の各行毎に形成され、そのウェル８内ＫＦ］ｌｌテ詐
６のソース又はドレイン領域としてのＮｆｆ１拡散顎域
９が形成され、各拡散領域間にはシリコン基板上のゲー
ト絶縁膜を介してポリシリコンゲート電極ｌＯがＰチャ
ネルＭよりｙｍ’ｒ群７と共通に設けられている。この
実施的では、Ｍ工８ＦＩｌＩＴ群６の各行において同え
ば３本のゲート電極ｌＯ毎に拡散領域９が分離され、従
って４つの拡散領域９と３つのゲート電伽ｌ。
を単位構成とするとチャネルＭ工８ＦＩＣＴ群６が多数
個ウェル９の長さ方向に沿って互いに分離して配置され
ている。一方、ＰチャネルＭ工ｓｙｍ！群７も同様に配
列され、その各行において上記証チャネルＭＩ５１？Ｉ
ＩＩＴ群６の単位に対応して、ソース又はドレイン領域
２しての４つのＰ！！！！拡散領域１１と３本のポリシ
リコングー）１極１０とで１つの単位を形成している。
個ウェル９の長さ方向に沿って互いに分離して配置され
ている。一方、ＰチャネルＭ工ｓｙｍ！群７も同様に配
列され、その各行において上記証チャネルＭＩ５１？Ｉ
ＩＩＴ群６の単位に対応して、ソース又はドレイン領域
２しての４つのＰ！！！！拡散領域１１と３本のポリシ
リコングー）１極１０とで１つの単位を形成している。
なお、これらのＦＭ？＄６．７においてＷＡＮＤゲート
等を構成するためのアル１＝ウム配層は図示省略してい
る。
等を構成するためのアル１＝ウム配層は図示省略してい
る。
列えは１第３図に形成され九ＰチャンネルＭＸＢ？ｌＴ
Ｔ、−Ｔ、ｊｉ＋Ｐよびそ″れらと対をなすｙチャンネ
ルＭＸＢＩＢＴテ４−！１は、ポリシリコンゲート電極
およびそれらの拡散領域の上に形成される絶Ｋｍ（因＊
されていない）上を延在するアルｊ＝ウム配置ｉｌ（図
示されてぃない）Ｋよって、第８図に示すような、ＭＡ
ＭＤゲートグーを形成するＣとがで纏る。
Ｔ、−Ｔ、ｊｉ＋Ｐよびそ″れらと対をなすｙチャンネ
ルＭＸＢＩＢＴテ４−！１は、ポリシリコンゲート電極
およびそれらの拡散領域の上に形成される絶Ｋｍ（因＊
されていない）上を延在するアルｊ＝ウム配置ｉｌ（図
示されてぃない）Ｋよって、第８図に示すような、ＭＡ
ＭＤゲートグーを形成するＣとがで纏る。
本発明に従う胸辺回路部４は、第４図および第５図に示
した一対の１チャンネルＭＸａＩＲＴ１２および１３を
単位構成として形成される。これら一対のＭ工ｇＰＩＴ
は上述し喪出力インタフェース回路を形成するものであ
って、ＬａＩの内部回路２の０Ｍ０−と、ＬＳＩの外部
に接輪されるＴＴＬ等の外部回路との間に配され、これ
らのレベル変換を行なうためのものである。各Ｍ工８ｙ
鳳Ｔ１２および１３扛Ｍ型シリコン基板１４の一生面に
形成したＰ型ウェル１５に設けられ、すべて同−４電型
のＮ 型ソース領域１６及びドレイン領域１７、ソース
領域１８及びドレイン領域１９を夫々有している。そし
て、上記した内部回路からの各人カニに□、ＩＮ、は夫
々、アルミニウム配Ｉｉ！１１２０．２１ｔ−ブｒして
各拡散領域１６及び１７間、１８及び１９間に伸びるポ
リシリコンゲート電極２２．２３に与えられる。また一
方のνＩＴ群１２の各ドレイン領域１７にはアル２ニウ
ム配−２４によって電總電圧ち。が与おられ、他方のＩ
ＦＩＴ ｔ ａの各ソース領域１８にはアルミニウム配
ｌｉｌ＃２５によって接地電位が与えられる。これによ
って、−釣のｆｆ１ｌｉＴ１２および１３はフシニブル
インバー−１１Ｍを形成する。このインバータ回踏の出
力は、一対のＩＦＩテ１２および１３の各ノース１域１
６及びドレイン領域１９からアルきニウム配＠２６によ
って取出される。なお、このインタフェース回路の単位
尚９のナイスは九えば３００μｍｘｔｏｏμｍで６９、
この単位が第２図に示したように内部回路の周辺に多数
配置されている。なお、纂４図においては各アル２＝ウ
ム配＠２４〜２６と各拡散１１Ｍとのコンタクト領域、
及び各アル１ニウム配Ｈ２０及び２１とゲート電極２２
及び２３とのコンタクト像域は夫々Ｘ印で示されている
。また、落５図において、２７は累子分−用のフィール
ド８１０２膜、２８はケート酸化膜、２９はポリシリコ
ンゲート電極表面の８１０、膜、３０はリンシリケート
ガラス製である。
した一対の１チャンネルＭＸａＩＲＴ１２および１３を
単位構成として形成される。これら一対のＭ工ｇＰＩＴ
は上述し喪出力インタフェース回路を形成するものであ
って、ＬａＩの内部回路２の０Ｍ０−と、ＬＳＩの外部
に接輪されるＴＴＬ等の外部回路との間に配され、これ
らのレベル変換を行なうためのものである。各Ｍ工８ｙ
鳳Ｔ１２および１３扛Ｍ型シリコン基板１４の一生面に
形成したＰ型ウェル１５に設けられ、すべて同−４電型
のＮ 型ソース領域１６及びドレイン領域１７、ソース
領域１８及びドレイン領域１９を夫々有している。そし
て、上記した内部回路からの各人カニに□、ＩＮ、は夫
々、アルミニウム配Ｉｉ！１１２０．２１ｔ−ブｒして
各拡散領域１６及び１７間、１８及び１９間に伸びるポ
リシリコンゲート電極２２．２３に与えられる。また一
方のνＩＴ群１２の各ドレイン領域１７にはアル２ニウ
ム配−２４によって電總電圧ち。が与おられ、他方のＩ
ＦＩＴ ｔ ａの各ソース領域１８にはアルミニウム配
ｌｉｌ＃２５によって接地電位が与えられる。これによ
って、−釣のｆｆ１ｌｉＴ１２および１３はフシニブル
インバー−１１Ｍを形成する。このインバータ回踏の出
力は、一対のＩＦＩテ１２および１３の各ノース１域１
６及びドレイン領域１９からアルきニウム配＠２６によ
って取出される。なお、このインタフェース回路の単位
尚９のナイスは九えば３００μｍｘｔｏｏμｍで６９、
この単位が第２図に示したように内部回路の周辺に多数
配置されている。なお、纂４図においては各アル２＝ウ
ム配＠２４〜２６と各拡散１１Ｍとのコンタクト領域、
及び各アル１ニウム配Ｈ２０及び２１とゲート電極２２
及び２３とのコンタクト像域は夫々Ｘ印で示されている
。また、落５図において、２７は累子分−用のフィール
ド８１０２膜、２８はケート酸化膜、２９はポリシリコ
ンゲート電極表面の８１０、膜、３０はリンシリケート
ガラス製である。
次に、上記の如くに構成され友内部回路−インタフェー
ス回路間の電気的な接続関係、及び外部の置回路との電
気的な接続関係ｔ−嬶６図で説明する。
ス回路間の電気的な接続関係、及び外部の置回路との電
気的な接続関係ｔ−嬶６図で説明する。
第８図に示すように、内部回路は実際には０Ｍ０Ｓイン
バータ構造を有するＭ１ｇ型論理ゲートからなっており
、その出力段のインバータの出力かインタフェース回路
のＭ工ａｌＦｍテ１２のゲートに印加され、またそのイ
ンバータへの人力がインタフェース回路のＭ：［８Ｆ］
１ｌＴｌａのゲートにも印加される。内部回路のＭＩ８
ＰＩ［１Ｔ３１゜３２及び３３はＰチャネルエンハンス
メントタイプで、Ｍ工８ＦＩＣＴ３４．３５及び３６は
ｙチャネルエンハンスメントタイプである。また、Ｍ工
８ＰＩＩＴ１２及び１３で構成されるインタフェース回
路は外部のＴＴＬ駆動能力を有するプッシュプルバッフ
ァとして機能し、このためにその出力が上述したパッド
５からなる出力端子に結合されたボンディング用ワイヤ
を介してＴＴＬ回路に入力される。このインタフェース
回路では、出力の高レベルが電源電圧ＶＤＤよりＭ Ｉ
Ｓ ＰＥＴのしきい１ｌｉｔ圧分たけ低下するが、Ｔ
ＴＬレベルとしては充分なものであり、インタフェース
の条件は充分に満足したものとなる。
バータ構造を有するＭ１ｇ型論理ゲートからなっており
、その出力段のインバータの出力かインタフェース回路
のＭ工ａｌＦｍテ１２のゲートに印加され、またそのイ
ンバータへの人力がインタフェース回路のＭ：［８Ｆ］
１ｌＴｌａのゲートにも印加される。内部回路のＭＩ８
ＰＩ［１Ｔ３１゜３２及び３３はＰチャネルエンハンス
メントタイプで、Ｍ工８ＦＩＣＴ３４．３５及び３６は
ｙチャネルエンハンスメントタイプである。また、Ｍ工
８ＰＩＩＴ１２及び１３で構成されるインタフェース回
路は外部のＴＴＬ駆動能力を有するプッシュプルバッフ
ァとして機能し、このためにその出力が上述したパッド
５からなる出力端子に結合されたボンディング用ワイヤ
を介してＴＴＬ回路に入力される。このインタフェース
回路では、出力の高レベルが電源電圧ＶＤＤよりＭ Ｉ
Ｓ ＰＥＴのしきい１ｌｉｔ圧分たけ低下するが、Ｔ
ＴＬレベルとしては充分なものであり、インタフェース
の条件は充分に満足したものとなる。
ここで注目すべきことは、インタフェース回路がすべて
ＮチャネルのＭ工８？１１１Ｔ１２．１３で構成式れて
いることである。従って、縞５区ＶＣ榊造的に明示した
ように、既述したＯ Ｍ ＯＢ＠造とは根本的ＫＩｉ４
なって、ラッチアップを生ぜしめるＰＭＰＭサイリスタ
構造は何ら存在しないことになる。このため、たとえ何
らかの電気的トリガがボンデインクパッド５ｔ−介して
インタフェーＸＯＯ路に印加されても、ラッチアップに
よる素子の破壊現象を効果的に防止することか可能とな
る。このことは、％に１外部からの雑ｆを拾い易いイン
タフェース回路を正常に動作させる上で極めて有意義で
ある。しかも、既述した０Ｍ０Ｂ構造のようにラッチア
ンプ防止のために素子間を−す必要かなくなるから、イ
ンタフェース回路自体の微細パターン化が可能となり、
これに伴なって内部の論理ゲート数に充分に対応できる
高集積度の出力回路を形成することができる。
ＮチャネルのＭ工８？１１１Ｔ１２．１３で構成式れて
いることである。従って、縞５区ＶＣ榊造的に明示した
ように、既述したＯ Ｍ ＯＢ＠造とは根本的ＫＩｉ４
なって、ラッチアップを生ぜしめるＰＭＰＭサイリスタ
構造は何ら存在しないことになる。このため、たとえ何
らかの電気的トリガがボンデインクパッド５ｔ−介して
インタフェーＸＯＯ路に印加されても、ラッチアップに
よる素子の破壊現象を効果的に防止することか可能とな
る。このことは、％に１外部からの雑ｆを拾い易いイン
タフェース回路を正常に動作させる上で極めて有意義で
ある。しかも、既述した０Ｍ０Ｂ構造のようにラッチア
ンプ防止のために素子間を−す必要かなくなるから、イ
ンタフェース回路自体の微細パターン化が可能となり、
これに伴なって内部の論理ゲート数に充分に対応できる
高集積度の出力回路を形成することができる。
なお、上記の内部回路は０Ｍ０Ｂで構成されているか、
そこではラッチアップ現象は生じＫ〈い。
そこではラッチアップ現象は生じＫ〈い。
卸も、内部回路のＯＭＯｇＦｉ素子サイズ自体か出力回
路の素子に比べて極めて小さいため、寄生ｙＰＩおよび
ＰＩＰバイポーラトランジスタの電流増暢半ｈ□が等測
的に小さくなるからである。向見は、内部回路の１巣子
轟９の占有向橋は、周辺リ、等測的なｈｏは、極めて小
さくなる。
路の素子に比べて極めて小さいため、寄生ｙＰＩおよび
ＰＩＰバイポーラトランジスタの電流増暢半ｈ□が等測
的に小さくなるからである。向見は、内部回路の１巣子
轟９の占有向橋は、周辺リ、等測的なｈｏは、極めて小
さくなる。
また、本実施的では出力回路部のインタフェース回路の
ランチアップ防止について述べたが、そのようなラッチ
アップ現象は入力インタフェース回路では問題とならな
いこと管付言しておく。即ち、入力インタフェース回路
では、第９図の等価回路に示すように、０Ｍ０１ｉイン
バータの共通ゲートと入力端子（５）との関に１半導体
基板上に形成され九ポリシリコン膜による入力床層抵抗
（ＲＰ）と、半導体基板中に形成された保−ダイオード
（Ｚ、） とが＆）続されるが、入力端子からパルス
状のノイズが入ってもこれはｓ鹸抵抗の抵抗ＲＰと胤躾
ダイオードｚＰの容量０とで決まるＲＯ定数によって低
減せしめられ、又は保−ダイオードＺ、によってクラン
プされるので、サイリスタ構造のトリガ信号として充分
な信号か入力されない。
ランチアップ防止について述べたが、そのようなラッチ
アップ現象は入力インタフェース回路では問題とならな
いこと管付言しておく。即ち、入力インタフェース回路
では、第９図の等価回路に示すように、０Ｍ０１ｉイン
バータの共通ゲートと入力端子（５）との関に１半導体
基板上に形成され九ポリシリコン膜による入力床層抵抗
（ＲＰ）と、半導体基板中に形成された保−ダイオード
（Ｚ、） とが＆）続されるが、入力端子からパルス
状のノイズが入ってもこれはｓ鹸抵抗の抵抗ＲＰと胤躾
ダイオードｚＰの容量０とで決まるＲＯ定数によって低
減せしめられ、又は保−ダイオードＺ、によってクラン
プされるので、サイリスタ構造のトリガ信号として充分
な信号か入力されない。
また仮にノイズが光分に減衰されないままゲートを介し
て入っても、入力インタフェース回路のＯＭＯｆｉＭＩ
８１１１１？およびＴ・のプイズが小さいので、寄生Ｐ
ＩＰ又はＭＰＮ）ランジスタのｈｙｍは小さくなるので
、既述の如きラッチアップは生じ得ない仁とになる。
て入っても、入力インタフェース回路のＯＭＯｆｉＭＩ
８１１１１？およびＴ・のプイズが小さいので、寄生Ｐ
ＩＰ又はＭＰＮ）ランジスタのｈｙｍは小さくなるので
、既述の如きラッチアップは生じ得ない仁とになる。
上述の実施的の説明から明らかに適れるように、本発明
は、幾何学的寸法の大きい従来の０Ｍ０８構造の出力バ
ツ７ア（出力インタフェース回路）において、％に１サ
イリスタ構造によるラッチアラ１ｆＡ象が生じ易いとい
う◆実Ｋｆｉ目してなされた−ので、出力パンファ回路
を単一チャンネルの複数のＭＩ８Ｆｌテによって形成す
ることを％黴と１ている。本発ｉ）３［よれば、出カバ
ソファ回路を構成する同一導電チャンネルの一対のＭ１
８１１Ｔｔ−大Ｉｔな幾何学的寸法に形成しても、サイ
リスタの発生′に招くこ七はない。向えば°、内部論理
回路の一対の０Ｍ０ａ構造のＭＸｍ１Ｍテの占有ｔｈＩ
＆に対し、５０倍以上の占有１ｆｆｉ債の一対の同−導
電朧チヤンネルのＭ工ａＰＩＴを形成し、これによって
、外部回ｗＩＫ対する駆動層力を向上させることかでき
る。
は、幾何学的寸法の大きい従来の０Ｍ０８構造の出力バ
ツ７ア（出力インタフェース回路）において、％に１サ
イリスタ構造によるラッチアラ１ｆＡ象が生じ易いとい
う◆実Ｋｆｉ目してなされた−ので、出力パンファ回路
を単一チャンネルの複数のＭＩ８Ｆｌテによって形成す
ることを％黴と１ている。本発ｉ）３［よれば、出カバ
ソファ回路を構成する同一導電チャンネルの一対のＭ１
８１１Ｔｔ−大Ｉｔな幾何学的寸法に形成しても、サイ
リスタの発生′に招くこ七はない。向えば°、内部論理
回路の一対の０Ｍ０ａ構造のＭＸｍ１Ｍテの占有ｔｈＩ
＆に対し、５０倍以上の占有１ｆｆｉ債の一対の同−導
電朧チヤンネルのＭ工ａＰＩＴを形成し、これによって
、外部回ｗＩＫ対する駆動層力を向上させることかでき
る。
纂１図は、上述の実施列の変形列を示すものである。
この変形列は、インタフェース回路の電源−のＭ工８Ｆ
ｍｌＴ １２としてデプレションモードのＭ１８Ｆ１１
１Ｔを使用し、このゲート−ソース間を短絡することＫ
よって、インバータ回路の負荷素子として使用している
。第６図に示した内部論理回路のＭＩＩＦＩＴ３３及び
３６（インバータ）１−省略し、ＭＩ８ＦＩＴ３２及び
３４からなる０Ｍ０８インバータの出力を接地側のＭＩ
ＥＩＦＩＣＴ１３のゲートにのみ加えている。
ｍｌＴ １２としてデプレションモードのＭ１８Ｆ１１
１Ｔを使用し、このゲート−ソース間を短絡することＫ
よって、インバータ回路の負荷素子として使用している
。第６図に示した内部論理回路のＭＩＩＦＩＴ３３及び
３６（インバータ）１−省略し、ＭＩ８ＦＩＴ３２及び
３４からなる０Ｍ０８インバータの出力を接地側のＭＩ
ＥＩＦＩＣＴ１３のゲートにのみ加えている。
このように、一方をデプレッションタイプのＩＢＴ１２
で、他方ヲエンノ１ンスメントタイプのｌ１１１’ｌ’
１３で構成したインタフェース回路は、ｙｍテ１２の定
電＃を特性ｔ−ｔＵ用して−・イレペル及び口゛ウレペ
ルの出力ｔ−遍択的に取出すことのできるものである。
で、他方ヲエンノ１ンスメントタイプのｌ１１１’ｌ’
１３で構成したインタフェース回路は、ｙｍテ１２の定
電＃を特性ｔ−ｔＵ用して−・イレペル及び口゛ウレペ
ルの出力ｔ−遍択的に取出すことのできるものである。
この場合、その出力を与える外ｓ回路として、飼えば図
示した如＠０Ｍ０Ｂ２人力ＮムＮＤゲートを接続するこ
とができる。
示した如＠０Ｍ０Ｂ２人力ＮムＮＤゲートを接続するこ
とができる。
以上、本発明を例示したが、上述した鉤は本発明の技術
的思想に基いて史に変形が可能である。
的思想に基いて史に変形が可能である。
向えは、上述のインタフェース回路を？チャネルＭ工１
ｌＦｌ？のみで構成することができる。この場合、電源
の極性を変換し、かつ内部回路の０Ｍ０８インバータに
おいてｙチャネルＭ工８ｐＨＴを電ａ＠に、Ｐチャネル
ＭＩ８７１丁を接地側に接続する心像がある。仮に１第
６図の接続関係のｔ箇インタフェース（ロ）路ｆ単ＫＰ
チャネル輩工８ＦＩＩＴで構成した場合、ソースフオロ
ワとなるために％ＫＰＩＴ導通時に導通比力電圧として
しきい値電正分が祷られるが、この出力電圧はアースレ
ベル（’ｏ’）とはならず次駅のＴ’ｒＬの駆動レベル
以上となるから、レベル変換か不可能となる。
ｌＦｌ？のみで構成することができる。この場合、電源
の極性を変換し、かつ内部回路の０Ｍ０８インバータに
おいてｙチャネルＭ工８ｐＨＴを電ａ＠に、Ｐチャネル
ＭＩ８７１丁を接地側に接続する心像がある。仮に１第
６図の接続関係のｔ箇インタフェース（ロ）路ｆ単ＫＰ
チャネル輩工８ＦＩＩＴで構成した場合、ソースフオロ
ワとなるために％ＫＰＩＴ導通時に導通比力電圧として
しきい値電正分が祷られるが、この出力電圧はアースレ
ベル（’ｏ’）とはならず次駅のＴ’ｒＬの駆動レベル
以上となるから、レベル変換か不可能となる。
この意味で、第６＃Ａのように接続する場合には、イン
タフェース回路の１１！はＮチャネルのタイプにしては
じめて、！ＴＩＪとのレベル変換が可能となる５また、
３１３図の構造では０Ｍ０Ｂ用としてＰｇウェルを形成
したが、これに代えてｙ型ウェルを形成してＰチャネル
ＭＸａＦｌｉを設け、Ｐ朧轟板には舅チャネルＭＩ８Ｐ
ｌテを設けることもで龜る。この場合は、基板がＰ型で
あるから、上述のインタフェース回路のｙチャネルＭＸ
層１］ｌＴｌｌ１第５図のようＫＰＨ１ｉウェルに設け
ることをすせず、基板自体にに１＋型拡歓餉域を直接形
成することができ、ウェルの如自分障手総は不景となる
。なお、本発明は、上述した回路榊取に限定されるもの
ではなく、禎々の論理回路ＰＣ勿論適用可能であり、ま
た外部回路も上述の筒では岡示し九にすぎない。
タフェース回路の１１！はＮチャネルのタイプにしては
じめて、！ＴＩＪとのレベル変換が可能となる５また、
３１３図の構造では０Ｍ０Ｂ用としてＰｇウェルを形成
したが、これに代えてｙ型ウェルを形成してＰチャネル
ＭＸａＦｌｉを設け、Ｐ朧轟板には舅チャネルＭＩ８Ｐ
ｌテを設けることもで龜る。この場合は、基板がＰ型で
あるから、上述のインタフェース回路のｙチャネルＭＸ
層１］ｌＴｌｌ１第５図のようＫＰＨ１ｉウェルに設け
ることをすせず、基板自体にに１＋型拡歓餉域を直接形
成することができ、ウェルの如自分障手総は不景となる
。なお、本発明は、上述した回路榊取に限定されるもの
ではなく、禎々の論理回路ＰＣ勿論適用可能であり、ま
た外部回路も上述の筒では岡示し九にすぎない。
本発明は、上述したように、相禍型内部回路に接続され
るインタフェース回路をすべて同一導電型チャネルの絶
縁ゲート型電界効呆トランジスタで構成しているので、
畜生サイリスタ構造をなくし、ノイズによるラッチアッ
プ現象を防止して正常なインタフェース機能を発揮させ
る仁とができる。しかも、インタフェース回路の構ａ回
路素子を微細パターン化しても何らランチアンプが生じ
ないので、高集積度の出力ｌ＆ｉｌ路をレイアウト６易
に作成することができる。
るインタフェース回路をすべて同一導電型チャネルの絶
縁ゲート型電界効呆トランジスタで構成しているので、
畜生サイリスタ構造をなくし、ノイズによるラッチアッ
プ現象を防止して正常なインタフェース機能を発揮させ
る仁とができる。しかも、インタフェース回路の構ａ回
路素子を微細パターン化しても何らランチアンプが生じ
ないので、高集積度の出力ｌ＆ｉｌ路をレイアウト６易
に作成することができる。
図面は本発明の寮施岡を示すもので６って、第１図は論
理り８工の全体のレイアウトを概略的に示す平面幽、第
２図は第１図の一部拡大平面図、８１３図は縞１図に示
し九Ｌ８工の内部論理ゲートの一部拡大平向図、菖番図
は第１図に示したＬＪｉＩの出力−のインタフェース回
路部の一部拡大平向−１第５図は第４図のＸ−Ｘ騨に沿
う断面図、＃１！６図は内部回路−インタフエース回路
−？？’Ｌ回路間の等価回路図、第７図は内部回路−イ
ンタフェース回路−２人力ＭＡＮＤゲート間の等価回踏
図、ｇｍａｏおよび第９図は、籐１図に示したＬ８工の
一部の等価回路図である。 なお、図面に用いられている符号において、２は内部回
路部、４は周辺回路部、５はポンディングパッド、８＃
ｉＭ＋−？ネルＭＩＩＦＩＴ群、７はＰチャネルＭＸＢ
ＩＲテ評、８及び１５はＰ撒つェル、１２及びＩＪＩは
インタフェース回路の置チ’ｒ４ルＭＸａ１ｍ１群、２
０．２１及び２４〜２６はアル雇ニウム配麿、２２及び
２３はポリシリコンゲート電極である。 代理人 弁環士 薄 １）利 ５俵。 第 １ 図 第 ２ 図 第 ３ 図 第 ８ 図 第 ９ 図 一へカイ〉タフェーヌ回豫計−−−−←−−内−ｉｐ回
フ止１ １ 第１頁の続き ０発 明 者 笠井良太 武蔵野市緑町３丁目９番１１号日 本電信電話公社武蔵野電気通信 研究所内 ■出 願 人 日本電信電話公社 −２：
理り８工の全体のレイアウトを概略的に示す平面幽、第
２図は第１図の一部拡大平面図、８１３図は縞１図に示
し九Ｌ８工の内部論理ゲートの一部拡大平向図、菖番図
は第１図に示したＬＪｉＩの出力−のインタフェース回
路部の一部拡大平向−１第５図は第４図のＸ−Ｘ騨に沿
う断面図、＃１！６図は内部回路−インタフエース回路
−？？’Ｌ回路間の等価回路図、第７図は内部回路−イ
ンタフェース回路−２人力ＭＡＮＤゲート間の等価回踏
図、ｇｍａｏおよび第９図は、籐１図に示したＬ８工の
一部の等価回路図である。 なお、図面に用いられている符号において、２は内部回
路部、４は周辺回路部、５はポンディングパッド、８＃
ｉＭ＋−？ネルＭＩＩＦＩＴ群、７はＰチャネルＭＸＢ
ＩＲテ評、８及び１５はＰ撒つェル、１２及びＩＪＩは
インタフェース回路の置チ’ｒ４ルＭＸａ１ｍ１群、２
０．２１及び２４〜２６はアル雇ニウム配麿、２２及び
２３はポリシリコンゲート電極である。 代理人 弁環士 薄 １）利 ５俵。 第 １ 図 第 ２ 図 第 ３ 図 第 ８ 図 第 ９ 図 一へカイ〉タフェーヌ回豫計−−−−←−−内−ｉｐ回
フ止１ １ 第１頁の続き ０発 明 者 笠井良太 武蔵野市緑町３丁目９番１１号日 本電信電話公社武蔵野電気通信 研究所内 ■出 願 人 日本電信電話公社 −２：
Claims (1)
- １．１ｓ１導電型チヤネルの絶縁ゲート型電界効米トラ
ンジスタと第２導電型チヤネルの絶縁ゲート臘電界効果
トランジスタとからなる相補型Ｗｉｉ理ゲーグー路と、
この論理ケート回路に接続された外部回路駆動用のイン
タフェース回路とが共通の半導体基体中に形成され、前
記インタフェース回路が第２導電型チヤネルの絶縁ゲー
ト溢電界効米トランジスタから成るインバー！で構成さ
れていることを％黴とする半導体集積ｉｗ１装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169998A JPS5871650A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169998A JPS5871650A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871650A true JPS5871650A (ja) | 1983-04-28 |
| JPH0456466B2 JPH0456466B2 (ja) | 1992-09-08 |
Family
ID=15896687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169998A Granted JPS5871650A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871650A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0178991A2 (en) * | 1984-10-13 | 1986-04-23 | Fujitsu Limited | A complementary semiconductor device having high switching speed and latchup-free capability |
| US4682202A (en) * | 1983-07-29 | 1987-07-21 | Fujitsu Limited | Master slice IC device |
| US20120126403A1 (en) * | 2010-11-19 | 2012-05-24 | Renesas Electronics Corporation | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106279A (en) * | 1976-03-03 | 1977-09-06 | Oki Electric Ind Co Ltd | Manufacture of semiconductor ic |
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-10-26 JP JP56169998A patent/JPS5871650A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106279A (en) * | 1976-03-03 | 1977-09-06 | Oki Electric Ind Co Ltd | Manufacture of semiconductor ic |
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682202A (en) * | 1983-07-29 | 1987-07-21 | Fujitsu Limited | Master slice IC device |
| EP0178991A2 (en) * | 1984-10-13 | 1986-04-23 | Fujitsu Limited | A complementary semiconductor device having high switching speed and latchup-free capability |
| US4893164A (en) * | 1984-10-13 | 1990-01-09 | Fujitsu Limited | Complementary semiconductor device having high switching speed and latchup-free capability |
| US20120126403A1 (en) * | 2010-11-19 | 2012-05-24 | Renesas Electronics Corporation | Semiconductor device |
| US8581302B2 (en) * | 2010-11-19 | 2013-11-12 | Renesas Electronics Corporation | Semiconductor device including chip with complementary I/O cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456466B2 (ja) | 1992-09-08 |
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