JP4925115B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関し、特に半導体装置の静電破壊防止技術に適用して有効な技術に関するものである。
半導体集積回路装置では、外部端子に接続されるボンディングパッドに対して静電破壊防止回路として保護ダイオードが設けられる。入出力回路に対応された信号端子には、出力回路を構成するＭＯＳＦＥＴ等の入出力端子に接続されたドレインとそれが形成される基板又はウェル等との間の寄生ダイオードが保護ダイオードとして利用される。
特開平６−２５２３５５号公報
半導体技術の進展により素子の微細化が図られ、それに伴って出力回路を構成するＭＯＳＦＥＴの素子サイズも小さく形成されるものである。このような素子サイズの小型化により、上記保護素子として利用する寄生ダイオード、つまりはドレイン拡散層も小さくなってしまうので静電耐圧低下の大きな原因になるものである。
この発明の目的は、高集積度を維持しつつ、静電耐圧の強化を実現した半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
上記目的を達成するために、本発明の一実施形態によれば、半導体基板上に設置された複数のボンディングパッドを含む。上記ボンディングパッド下層を含む上記半導体基板上に延在するＮ型の第１拡散層を備える。上記ボンディングパッドのそれぞれに対応し、上記第１拡散層内に設けられたＰ型の第２拡散層を備える。上記ボンディングパッドのうち第１電圧に接続されるボンディングパッドは上記第１拡散層と上記第２拡散層に接続される。上記ボンディングパッドのうち信号が伝達されるボンディングパッドは、上記第２拡散層と接続される。上記信号が伝達されるボンディングパッドに接続された上記第２拡散層は上記第１拡散層と第１ダイオードを形成する。上記第１ダイオードは上記第１電圧にカソードが、上記信号伝達されるボンディングパッドにアノードが接続される。上記複数のボンディングパッドと上記第１拡散層、上記第２拡散層との接続は、コンタクトホールを介して行われる。
ボンディングパッドの下層を有効利用して静電耐圧の強化の保護ダイオードを形成できる。
図１には、この発明に係る半導体装置のボンディングパッド部の一実施例の概略断面構造図が示されている。同図（Ａ）には、信号ピンに対応したボンディングパッドＰＡＤ部が示され、同図（Ｂ）には、電源端子ＶＣＣに対応したボンディングパッドＰＡＤ部が示され、同図（Ｃ）には、回路の接地電位ＶＳＳに対応したボンディングパッドＰＡＤ部が示されている。特に制限されないが、上記（Ａ）ないし（Ｃ）のウェル領域ＰＷＥＬＬとＮＷＥＬＬはそれぞれ共通化されたものである。
図１（Ａ）において、ボンディングパッドＰＡＤの下層の半導体表面部は、２つに分割されてＰ型ウェル領域ＰＷＥＬＬとＮ型ウェル領域ＮＷＥＬＬとが設けられる。上記Ｐ型ウェル領域ＰＷＥＬＬにはＮ型拡散層が設けられ、上記Ｎ型ウェル領域ＰＷＥＬＬにはＰ型拡散層が設けられる。上記ボンディングパッドＰＡＤは、コンタクトにより上記Ｎ型拡散層とＰ型拡散層にそれぞれ接続される。なお、上記Ｐ型ウェル領域ＰＷＥＬＬとＮ型ウェル領域ＮＷＥＬＬには、次に説明する図１（Ｂ）と図１（Ｃ）の電源パッドから回路の接地電位ＧＮＤと電源電圧ＶＣＣがそれぞれ供給される。
図１（Ｂ）において、電源電圧ＶＣＣが供給されるボンディングパッドＰＡＤの下層の半導体表面部において、前記のように２つに分割されてＰ型ウェル領域ＰＷＥＬＬとＮ型ウェル領域ＮＷＥＬＬが共通に設けられており、そのうち上記Ｎ型ウェル領域ＮＷＥＬＬと、そこに形成されたＰ型拡散層と上記ボンディングパッドＰＡＤとがコンタクトにより共通に接続される。これにより、Ｎ型ウェル領域ＮＷＥＬＬには電源電圧ＶＣＣが与えられるとともに保護ダイオードが形成される。なお、上記図１（Ａ）のＮ型ウェル領域ＮＷＥＬＬは上記のように図１（Ｂ）のボンディングパッドＰＡＤから電源電圧ＶＣＣが供給されているので、Ｐ型拡散層とＮ型ウェル領域ＮＷＥＬＬとによって信号ピンに対応したボンディングパッドＰＡＤと電源電圧ＶＣＣとの間に保護ダイオードが形成される。
図１（Ｃ）において、回路の接地電位ＧＮＤが供給されるボンディングパッドＰＡＤの下層の半導体表面部において、前記のように２つに分割されてＰ型ウェル領域ＰＷＥＬＬとＮ型ウェル領域ＮＷＥＬＬが共通に設けられており、そのうち上記Ｐ型ウェル領域ＰＷＥＬＬと、そこに形成されたＮ型拡散層と上記ボンディングパッドＰＡＤとがコンタクトにより共通に接続される。これにより、Ｐ型ウェル領域ＰＷＥＬＬには回路の接地電位ＧＮＤが与えられるとともに保護ダイオードが形成される。なお、上記図１（Ａ）のＰ型ウェル領域ＰＷＥＬＬは上記のように図１（Ｃ）のボンディングパッドＰＡＤから回路の接地電位ＧＮＤが供給されているので、Ｎ型拡散層とＰ型ウェル領域ＰＷＥＬＬとによって信号ピンに対応したボンディングパッドＰＡＤと回路の接地電位ＧＮＤとの間に保護ダイオードが形成される。
図２には、この発明に係る半導体装置のボンディングパッド部の一実施例の概略レイアウト図が示されている。この実施例では、ボンディングパッドは、チップ端に沿って一列に並べて構成される。同図には、複数のボンディングパッドＰＡＤのうち、代表として信号ピンに対応したものが２個と、電源電圧ＶＣＣに対応したものが１個と、回路の接地電位ＧＮＤに対応した１個と合計４個ＰＡＤ１〜ＰＡＤ４が例示的に示されている。
Ｎ型ウェル領域ＮＷＥＬＬとＰ型ウェル領域ＰＷＥＬＬとは、上記ボンディングパッドＰＡＤ１〜ＰＡＤ４の配列方向に沿って、各ボンディングパッドＰＡＤの下層を半分ずつ占めるように細長く形成される。そして、各ボンディングパッドＰＡＤ１〜ＰＡＤ４の下層において、各ボンディンクパッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３及びＰＡＤ４に対応した前記Ｐ型拡散層とＮ型拡散層とがボンディングパッド相互の中間部で互いに分離するよう一対として設けられる。
信号ピンに対応したボンディングパッドＰＡＤ１とＰＡＤ４においては、コンタクトにより上記一対のＰ型拡散層とＮ型拡散層とに接続される。ＶＣＣ（電源）ピンに対応したボンディングパッドＰＡＤ２は、コンタクトによりＮ型ウェル領域ＮＷＥＬＬとＰ型拡散層とに接続される。そして、ＧＮＤ（回路の地電位）ピンＧＮＤに対応したボンディングパッドＰＡＤ３は、コンタクトによりＰ型ウェル領域ＰＷＥＬＬとＮ型拡散層とに接続される。
図３には、この発明に係る半導体装置のボンディングパッド部の他の一実施例の概略レイアウト図が示されている。この実施例では、ボンディングパッドは、チップ端に沿ってチップ外側とチップ内側の二列に並べられ、しかも千鳥方式でジグザクに配置される。同図には、前記同様に複数のボンディングパッドＰＡＤのうち、代表として信号ピンに対応したものが２個と、電源電圧ＶＣＣに対応したものが１個と、回路の接地電位ＧＮＤに対応した１個と合計４個ＰＡＤ１〜ＰＡＤ４が例示的に示されている。
Ｎ型ウェル領域ＮＷＥＬＬとＰ型ウェル領域ＰＷＥＬＬとは、上記ボンディングパッドＰＡＤ１〜ＰＡＤ４の配列方向に沿って、各ボンディングパッドＰＡＤの下層を半分ずつ占めるように細長く２組に分かれて形成される。そして、上記チップ外側に設けられた各ボンディングパッドＰＡＤ１とＰＡＤ３の下層において、各ボンディンクパッドＰＡＤ１、ＰＡＤ３に対応した前記Ｐ型拡散層とＮ型拡散層とがボンディングパッド相互の中間部で互いに分離するよう一対として設けられる。上記チップ内側に設けられた各ボンディングパッドＰＡＤ２とＰＡＤ４の下層において、各ボンディンクパッドＰＡＤ２、ＰＡＤ４に対応した前記Ｐ型拡散層とＮ型拡散層とがボンディングパッド相互の中間部で互いに分離するよう一対として設けられる。
この構成により、各ボンディングパッドＰＡＤ１〜ＰＡＤ４において、それぞれに設けられるＰ型拡散層及びＮ型拡散層の長さ、つまりはボンディングパッドの配列方向の長さが、前記図２の実施例のようにボンディングパッドＰＡＤ１〜ＰＡＤ４を一列に配置した場合の２倍にすることができる。これにより、保護ダイオードとしての静電耐圧保護機能をより高めるようにすることができる。
この実施例では、信号ピンに対応したボンディングパッドＰＡＤ１とＰＡＤ４においては、コンタクトにより上記チップ外側とチップ内側の各一対のＰ型拡散層とＮ型拡散層とにそれぞれ接続される。ＶＣＣ（電源）ピンに対応したボンディングパッドＰＡＤ２は、コンタクトによりチップ内側のＮ型ウェル領域ＮＷＥＬＬとＰ型拡散層とに接続される。そして、ＧＮＤ（回路の地電位）ピンＧＮＤに対応したボンディングパッドＰＡＤ３は、コンタクトによりチップ外側のＰ型ウェル領域ＰＷＥＬＬとＮ型拡散層とに接続される。
上記チップ内側のＰ型ウェル領域ＰＷＬＬに対する回路の接地電位の供給は、図示しない他のＧＮＤピンに対応したボンデングパッドにより接続するか、あるいは上記ＧＮＤピンに対等したボンディングパッドＰＡＤ３との接続配線により接続すればよい。上記チップ外側のＮ型ウェル領域ＮＷＬＬに対する電源ＶＣＣの供給は、図示しない他のＶＣＣピンに対応したボンデングパッドにより接続するか、あるいは上記ＶＣＣピンに対等したボンディングパッドＰＡＤ１との接続配線により接続すればよい。
図４には、この発明に係る半導体装置の出力回路部の一実施例の等価回路図が示されている。出力バッファには、出力ＭＯＳＦＥＴの出力ノード（ドレイン）での寄生ダイオードを利用した保護ダイオードが設けられる。素子の微細化により、上記出力ＭＯＳＦＥＴの素子サイズが小さくなり、それに伴って上記寄生ダイオードを利用した保護ダイオードでは十分な静電破壊防止ができなくなるので、この実施例のようにボンデンィングパッドＰＡＤの下層の半導体基板表面を利用した保護ダイオードを並列が設けられる。このようなボンディングパッドＰＡＤの下層に設けられた保護ダイオードにより、出力ＭＯＳＦＥＴの素子サイズが小さくされた分を十分に補うことが可能となり、格別な保護ダイオード形成領域を設けることなく、高い信頼性の静電破壊防止動作を高い集積度のもとに実現することができる。
図５には、出力バッファの一実施例の構成図が示されている。図５（Ａ）には、素子レイアウトが示され、図５（Ｂ）にはその断面構造が示され、図５（Ｃ）には等価回路が示されている。
出力バッファを構成するＰチャンネル型ＭＯＳＦＥＴは、Ｎ型ウェル領域ＮＷＥＬＬに形成されたＰ型拡散層とゲート電極ＧＡＴＥから構成される。同様に、Ｎチャンネル型ＭＯＳＦＥＴは、Ｐ型ウェル領域ＰＷＥＬＬに形成されたＮ型拡散層とゲート電極ＧＡＴＥから構成される。上記のように各拡散層をゲート電極が３個並べて形成した構成では、等価的に３個のＭＯＳＦＥＴが並列形態に接続される。
例えば、同図の下から順にソース、ドレイン、ソース、ドレインのように各拡散層が割り当てられ、ソース同士及びドレイン同士が図示しない配線手段により接続される。この場合、ゲートに挟まれた拡散層は２つのＭＯＳＦＥＴに対して共通のドレイン又はソースとして作用する。このうち、出力ノードに対応したドレイン領域が、図示しない配線手段によってボンディングパッドと接続され、それに対応した拡散層とウェル領域とのＮＰ接合（寄生ダイオード）が保護ダイオードとして用いられる。それ故、出力ＭＯＳＦＥＴの素子の微細化が、保護タイオードの微細化に直結するものであり、この実施例のようなボンディングパッドの下層の半導体領域を利用した保護ダイオードを接続させることにより、かかる耐圧破壊防止機能の強化を効果的に実現できるものとなる。
図６には、この発明に係る半導体装置の一実施例の全体ブロック図が示されている。この実施例は、ゲートアレイに向けられており、同図の各回路ブロックは、実際の半導体基板上における幾何学的な配置にあわせて描かれている。同図の各回路ブロックは、公知のＣＭＯＳ集積回路の製造技術により、単結晶シリコンのような半導体基板上において形成される。
同図において、９は半導体チップであり、１０は内部回路であり、１２及び１３からなるオンチップＲＡＭと、それ以外の論理回路部とにより構成される。特に制限されないが、上記オンチップＲＡＭ１２〜１３は、ＲＡＭマクロにより構成される。上記内部回路１０が形成される領域のうちＲＡＭブロック以外は敷き詰めゲート領域となっており、その結線の設計によりそれぞれの機能が実現される。この領域の拡大パターン１６のようにＭＯＳＦＥＴが敷き詰められている。上記半導体チップ９の周辺部にはボンディングパッド１５が設けられ、かかるボンディングパッド１５と内部回路１０との間には入出力回路部１４が設けられる。論理回路部は、それぞれの用途に応じた機能を実現するための回路が形成される。
上記各ボンディングパッド１５の下層の半導体基板には、前記のようなウェル領域と拡散層が形成されており、信号ピンあるいはＶＣＣピン，ＧＮＤピンに合わせて前記のようなコンタクトにより接続が行われる。このような保護ダイオードの接続によって、素子の微細化による耐圧低下を防止することができる。
上記の実施例から得られる作用効果は、下記の通りである。
（１）外部端子に接続されるボンディグパッドの下層を含む半導体基板に、静電破壊防止に使用される保護ダイオードを形成することにより、格別な保護素子形成領域を設けることなく、静電破壊防止の強化を行うようにすることができる。
（２）上記に加えて、出力回路の出力端子に対応したボンディングパッドの下層に、かかるボンディングパッドと電源電圧との挿入される第１ダイオードと、回路の接地電位との間に挿入される第２ダイオードとを設けることにより、出力素子の微細化を図りつつ、格別な保護素子形成領域を設けることなく所望の静電破壊防止を行うことができる。
（３）上記に加えて、上記第１ダイオードと第２ダイオードを上記出力回路を構成するＭＯＳＦＥＴの上記ボンディングパッドと接続される出力ノードの寄生ダイオードとともに静電破壊防止動作を行わせることにより、格別な保護素子形成領域を設けることなく所望の静電破壊防止を行うことができる。
（４）上記に加えて、上記ボンディングパッドを半導体チップ上を平行する２つの直線に沿って２列に千鳥方式に並べ、上記第１ダイオードと第２ダイオードを構成する拡散層を、それぞれの直線に沿って隣接して設けられるボンディングパッド間の中間部まで延長させることにより、保護ダイオードのサイズを大きく形成できるから格別な保護素子形成領域を設けることなく静電破壊防止の強化をを行うことができる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図５の実施例のように基板ＳＵＢがＰ型であるときにはＰ型ウェル領域ＰＷＥＬＬを省略することができるし、上記基板ＳＵＢがＮ型であるときには上記Ｎ型ウェル領域ＮＷＥＬＬを省略することができる。また、Ｎ型ウェル領域ＮＷＥＬＬ（又はＰ型ウェル領域ＰＷＥＬＬ）を、反対導電型であるＰ型（又はＮ型）の深いウェルＤＷＥＬＬに形成するという、いわゆる３重ウェル構造のものであってもよい。また、入力回路に対応した入力端子に設けられる保護ダイオードとしてあるいはその一部として上記ボンディングパッドの下層に設けられた保護ダイオードを利用するものであってもよい。
この発明は、前記のようなＭＯＳＦＥＴにより構成される半導体装置の他、バイポーラ型トランジスタにより構成される半導体装置、あるいはバイポーラ型トランジスタとＭＯＳＦＥＴとにより構成される半導体装置に対しても、その静電防止回路に同様に利用することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。外部端子に接続されるボンディグパッドの下層を含む半導体基板に、静電破壊防止に使用される保護ダイオードを形成することにより、格別な保護素子形成領域を設けることなく、静電破壊防止の強化を行うようにすることができる。
この発明に係る半導体装置のボンディングパッド部の一実施例を示す概略断面構造図である。 この発明に係る半導体装置のボンディングパッド部の一実施例を示す概略レイアウト図である。 この発明に係る半導体装置のボンディングパッド部の他の一実施例を示す概略レイアウト図である。 この発明に係る半導体装置の出力回路部の一実施例を示す等価回路図である。 この発明に係る半導体装置の出力バッファの一実施例を示す構成図である。 この発明に係る半導体装置の一実施例を示す全体ブロック図である。
符号の説明
９…半導体チップ、１０…内部回路、１２，１３…オンチップＲＡＭ、１４…入出力回路、１５…ボンディングパッド、１６…拡大パターン。

Claims (3)

  1. 半導体基板上に設置された複数のボンディングパッドを含み、
    上記ボンディングパッド下層を含む上記半導体基板上に延在するＮ型の第１拡散層を備え、
    上記ボンディングパッドのそれぞれに対応し、上記第１拡散層内に設けられたＰ型の第２拡散層を備え、
    上記ボンディングパッドのうち第１電圧に接続されるボンディングパッドは上記第１拡散層と上記第２拡散層に接続され、
    上記ボンディングパッドのうち信号が伝達されるボンディングパッドは、上記第２拡散層と接続され、
    上記信号が伝達されるボンディングパッドに接続された上記第２拡散層は上記第１拡散層と第１保護ダイオードを形成し、
    上記第１保護ダイオードは上記第１電圧にカソードが、上記信号伝達されるボンディングパッドにアノードが接続され、
    上記複数のボンディングパッドと上記第１拡散層、上記第２拡散層との接続は、コンタクトホールを介して行われることを特徴とする半導体装置。
  2. 半導体基板上に設置された複数のボンディングパッドを含み、
    上記ボンディングパッド下層を含む上記半導体基板上に延在するＰ型の第３拡散層を備え、
    上記ボンディングパッドのそれぞれに対応し、上記第３拡散層内に設けられたＮ型の第４拡散層を備え、
    上記ボンディングパッドのうち第２電圧に接続されるボンディングパッドは上記第３拡散層と上記第４拡散層に接続され、
    上記ボンディングパッドのうち信号が伝達されるボンディングパッドは、上記第４拡散層と接続され、
    上記信号が伝達されるボンディングパッドに接続された上記第４拡散層は上記第３拡散層と第２保護ダイオードを形成し、
    上記第２保護ダイオードは上記第２電圧にアノードが、上記信号伝達されるボンディングパッドにカソードが接続され、
    上記複数のボンディングパッドと上記第３拡散層、上記第４拡散層との接続は、コンタクトホールを介して行われることを特徴とする半導体装置。
  3. 半導体基板上に設けられた複数のボンディングパッドと、
    上記ボンディングパッドの下層の上記半導体基板に上記ボンディングパッドの配置方向に形成されたＮ型の第１拡散層と、
    上記第１の拡散層に隣接して形成され、上記ボンディングパッドの配置方向に形成されたＰ型の第３拡散層と、
    上記ボンディングパッド下部の第３拡散層内に設けられ、隣接するボンディングパッド間で前記第３拡散層によって分離されたＮ型の第４拡散層と、
    上記ボンディングパッド下部の第１拡散層内に設けられ、隣接するボンディングパッド間で前記第１拡散層によって分離されたＰ型の第２拡散層とを含み、
    前記ボンディングパッドのうち第１電圧が供給されるボンディングパッドは前記第２拡散層と前記第１拡散層に接続され、
    前記ボンディングパッドのうち前記第１電圧より低い第２電圧が供給されるボンディングパッドは前記４拡散層と前記第３拡散層に接続され、
    前記ボンディングパッドのうち信号が入力または出力または入出力されるボンディングパッドは前記第２拡散層と前記第４拡散層に接続され、それぞれ上記第２拡散層は上記第１拡散層と第１保護ダイオードを、上記第４拡散層は上記第３拡散層と第２保護ダイオードを形成し、
    前記ボンディングパッドと前記第１から第４の拡散層とのおのおのの接続はコンタクトホールを介して行なわれることを特徴とする半導体装置。
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JP5252027B2 (ja) * 2010-06-11 2013-07-31 カシオ計算機株式会社 半導体装置の製造方法
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JP6454244B2 (ja) * 2015-09-07 2019-01-16 アルプス電気株式会社 Ｅｓｄ保護回路及び半導体集積回路装置

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JP3948822B2 (ja) * 1998-04-21 2007-07-25 ローム株式会社 半導体集積回路

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