(第1実施形態)
以下、本発明の第1実施形態に係る半導体集積回路装置について説明する。図1Aの回路図に示すように、半導体集積回路装置100は、第1外部端子101aと第2外部端子101bと第3外部端子101cと(以下、区別せずに外部端子101と呼ぶ場合がある)を備え、さらに、ESD保護回路102を備える。
第1外部端子101aには、グランド電位(VSS)が印加される。第2外部端子101bには、電源電圧(VDD)が印加される。第3外部端子101cでは、信号の入力と出力の少なくとも一方が行われる。本実施形態では、グランド電位よりも電源電圧が高く、第3外部端子101cの信号の電圧は、グランド電位と電源電圧との間の電圧である。
なお、本明細書において、正常接続とは、すべての外部端子101が正しい接続先に接続されていることを意味する。正常接続時には、半導体集積回路装置100の動作で想定されている範囲の電圧(以下、動作電圧と呼ぶ)が各外部端子101に与えられる。誤接続とは、外部端子101のいずれかの接続先が間違っていることを意味する。誤接続時には、半導体集積回路装置100の外部端子101に動作電圧から外れた異常な電圧(以下、異常電圧と呼ぶ)が印加される可能性がある。誤接続の例として、第1外部端子101aと第2外部端子101bとが逆に接続される場合が挙げられる。この場合、動作電圧に対して逆の極性の異常電圧が印加される。なお、誤接続の例はこれに限られない。
ESDが発生している場合とは、静電気などによって、外部端子101間に異常電圧が印加されることを意味する。ESDによる異常電圧は動作電圧よりも高い電圧であり、これが外部端子101間に加わった場合、ESD保護回路102には瞬間的に大きな電流(以下、サージ電流と呼ぶ)が流れる。ESDが発生していない場合とは、動作電圧が各外部端子101間に印加されていることを意味する。
ESD保護回路102は、共通ノード103を含む。ESD保護回路102は、さらに、第1ダイオード104aと第2ダイオード104bと第3ダイオード104cと(以下、区別せずにダイオード104と呼ぶ場合がある)を含む。第1ダイオード104aは、第1外部端子101aと共通ノード103との間の電流経路に設けられており、第1外部端子101aから共通ノード103に順電流を流す。第2ダイオード104bは、第2外部端子101bと共通ノード103との間の電流経路に設けられており、第2外部端子101bから共通ノード103に順電流を流す。第3ダイオード104cは、第3外部端子101cと共通ノード103との間の電流経路に設けられており、第3外部端子101cから共通ノード103に順電流を流す。
各外部端子101から共通ノード103までの各電流経路には、各外部端子101から共通ノード103に順電流を流すダイオード104が1つ設けられている。その結果として、3つの外部端子101における任意の2つの外部端子101間には、互いに逆方向に順電流を流す2つのダイオード104が直列に設けられている。
図1Bの部分断面図に示すように、半導体集積回路装置100は、導電型がP型である半導体材料のp−基板120に形成される。p−基板120に、いずれも導電型がN型である半導体領域である第1n−ウェル121aと第2n−ウェル121bと第3n−ウェル121cとが形成される。p−基板120には、さらに、第4p型拡散領域124が形成される。p−基板120は、第4p型拡散領域124を介して第1外部端子101aに接続される。
第1n−ウェル121aに、第1n型拡散領域122aと第1p型拡散領域123aとが形成される。第1n−ウェル121aは、第1n型拡散領域122aを介して共通ノード103に接続される。第1p型拡散領域123aは、第1外部端子101aに接続される。第1p型拡散領域123aと第1n−ウェル121aとにより第1ダイオード104aが形成される。
第2n−ウェル121bに、第2n型拡散領域122bと第2p型拡散領域123bとが形成される。第2n−ウェル121bは、第2n型拡散領域122bを介して共通ノード103に接続される。第2p型拡散領域123bは、第2外部端子101bに接続される。第2p型拡散領域123bと第2n−ウェル121bとにより第2ダイオード104bが形成される。
第3n−ウェル121cに、第3n型拡散領域122cと第3p型拡散領域123cとが形成される。第3n−ウェル121cは、第3n型拡散領域122cを介して共通ノード103に接続される。第3p型拡散領域123cは、第3外部端子101cに接続される。第3p型拡散領域123cと第3n−ウェル121cとにより第3ダイオード104cが形成される。
動作電圧が外部端子101間に印加されているときにはブレークダウンが発生しないように、かつ、ESDによる異常電圧(一定レベル以上の高電圧)が外部端子101間に印加されているときにブレークダウンが発生するように、ダイオード104のブレークダウン電圧が選択される。正常接続と誤接続とのいずれの場合も、一定レベルを超えない電圧が印加されている場合にはブレークダウンが発生しない。
図1Aに示す本実施形態のESD保護回路102は、ESDによる異常電圧が発生したときに、ブレークダウンしたダイオード104を通して外部端子101間にサージ電流を流す。一方で、ESD保護回路102は、ダイオード104のブレークダウンに至らない範囲の電圧が外部端子101間に印加されている場合は、正常接続であるか誤接続であるかにかかわらず、外部端子101間における2つのダイオード104が互いに他方の順電流を阻止するため、外部端子101間に定常的な電流を流さない。
以上説明したように、本実施形態のESD保護回路102を備える半導体集積回路装置100によれば、任意の2つの外部端子101間にESDの異常電圧が加わった場合、当該2つの外部端子101間における2つのダイオード104の一方がブレークダウンを生じ、ESDによるサージ電流が当該2つのダイオード104を流れる。また、任意の1つの外部端子101と共通ノード103との間の電流経路に設けられたダイオード104と、他の任意の1つの外部端子101と共通ノード103との間の電流経路に設けられたダイオードとが、互いに他方の順電流を阻止する。そのため、任意の2つの外部端子101間においてどちらの外部端子101が高電位となっても、当該2つの外部端子101間における2つのダイオード104の一方が非導通状態となるため、当該2つの外部端子101間に電流は流れない。すなわち、外部端子101がどのように誤接続をされても、ダイオードに定常的な順電流が流れることはない。従って、ESDによる過電圧・過電流から内部回路を保護しつつ、誤接続によってダイオード104に大電流が流れることを確実に防止できる。
また、本実施形態のESD保護回路102を備える半導体集積回路装置100によれば、ダイオード104の個数を外部端子101の個数と同じにすることができるため、外部端子間のペアごとに2つのダイオードが設けられる図16等の従来の構成に比べて、ESD保護用のダイオードの数を削減できる。その結果、ESD保護用のダイオードが占める比較的大きなチップ面積を削減できるため、回路全体のチップ面積を従来の構成に比べて効果的に削減できる。
(第1実施形態の第1変形例)
次に、第1実施形態の第1変形例について説明する。本変形例の半導体集積回路装置110は、図1Aに示す外部端子101を備え、さらに、図1Aに示すESD保護回路102の代わりに、図2Aの回路図に示すESD保護回路112を備える。本変形例のESD保護回路112は、図1Aの第1ダイオード104aとは逆方向に順電流を流す第1ダイオード114aと、図1Aの第2ダイオード104bとは逆方向に順電流を流す第2ダイオード114bと、図1Aの第3ダイオード104cとは逆方向に順電流を流す第3ダイオード114cとを含む。
ESD保護回路112では、各外部端子101と共通ノード103との間の各電流経路に、共通ノード103から各外部端子101に順電流を流すダイオード114が1つ設けられている。その結果として、3つの外部端子101における任意の2つの外部端子101間には、互いに逆方向に順電流を流す2つのダイオード114が直列に設けられている。
図2Bの部分断面図に示すように、半導体集積回路装置110は、導電型がN型である半導体材料のn−基板130に形成される。n−基板130に、いずれも導電型がP型である半導体領域である第1p−ウェル131aと第2p−ウェル131bと第3p−ウェル131cとが形成される。n−基板130には、さらに、第4n型拡散領域134が形成される。n−基板130は、第4n型拡散領域134を介して第2外部端子101bに接続される。
第1p−ウェル131aに、第1p型拡散領域132aと第1n型拡散領域133aとが形成される。第1p−ウェル131aは、第1p型拡散領域132aを介して共通ノード103に接続される。第1n型拡散領域133aは、第1外部端子101aに接続される。第1p−ウェル131aと第1n型拡散領域133aとにより第1ダイオード114aが形成される。
第2p−ウェル131bに、第2p型拡散領域132bと第2n型拡散領域133bとが形成される。第2p−ウェル131bは、第2p型拡散領域132bを介して共通ノード103に接続される。第2n型拡散領域133bは、第2外部端子101bに接続される。第2p−ウェル131bと第2n型拡散領域133bとにより第2ダイオード114bが形成される。
第3p−ウェル131cに、第3p型拡散領域132cと第3n型拡散領域133cとが形成される。第3p−ウェル131cは、第3p型拡散領域132cを介して共通ノード103に接続される。第3n型拡散領域133cは、第3外部端子101cに接続される。第3p−ウェル131cと第3n型拡散領域133cとにより第3ダイオード114cが形成される。
本変形例の半導体集積回路装置110によっても、図1Aに示す半導体集積回路装置100と同様の効果が得られる。
(第1実施形態の第2変形例)
次に、第1実施形態の第2変形例について説明する。図3Aの部分断面図に示すように、本変形例の半導体集積回路装置105は、図1Aの半導体集積回路装置100と同じ回路を、図1Bの構造とは異なる構造で実現する。
半導体集積回路装置105は、p型半導体材料のp−基板140に形成される。p−基板140に、n型半導体領域であるn−ウェル141が形成される。n−ウェル141に、n型拡散領域142と第1p型拡散領域143aと第2p型拡散領域143bと第3p型拡散領域143cとが形成される。p−基板140には、さらに、第4p型拡散領域144が形成される。
n−ウェル141は、n型拡散領域142を介して共通ノード103に接続される。第1p型拡散領域143aは、第1外部端子101aに接続される。第2p型拡散領域143bは、第2外部端子101bに接続される。第3p型拡散領域143cは、第3外部端子101cに接続される。p−基板140は、第4p型拡散領域144を介して第1外部端子101aに接続される。
第1p型拡散領域143aとn−ウェル141とにより第1ダイオード104aが形成される。第2p型拡散領域143bとn−ウェル141とにより第2ダイオード104bが形成される。第3p型拡散領域143cとn−ウェル141とにより第3ダイオード104cが形成される。
図1Aに示す半導体集積回路装置100は、図1Bに示すように別々のn−ウェルにダイオード104を形成してもよく、図3Aに示すように共通のn−ウェルにダイオード104を形成してもよい。別々のn−ウェルを使用するよりも、共通のn−ウェルを使用したほうが、ESD保護回路102の占有面積を小さくすることができる。
本変形例の半導体集積回路装置105によっても、図1Aに示す半導体集積回路装置100と同様の効果が得られる。
(第1実施形態の第3変形例)
次に、第1実施形態の第3変形例について説明する。図3Bの部分断面図に示すように、本変形例の半導体集積回路装置115は、図2Aの第1変形例の半導体集積回路装置110と同じ回路を、図2Bの構造とは異なる構造で実現する。
半導体集積回路装置115は、n型半導体材料のn−基板150に形成される。n−基板150に、p型半導体領域であるp−ウェル151が形成される。p−ウェル151に、p型拡散領域152と第1n型拡散領域153aと第2n型拡散領域153bと第3n型拡散領域153cとが形成される。n−基板150には、さらに、第4n型拡散領域154が形成される。
p−ウェル151は、p型拡散領域152を介して共通ノード103に接続される。第1n型拡散領域153aは、第1外部端子101aに接続される。第2n型拡散領域153bは、第2外部端子101bに接続される。第3n型拡散領域153cは、第3外部端子101cに接続される。n−基板150は、第4n型拡散領域154を介して第2外部端子101bに接続される。
p−ウェル151と第1n型拡散領域153aとにより第1ダイオード114aが形成される。p−ウェル151と第2n型拡散領域153bとにより第2ダイオード114bが形成される。p−ウェル151と第3n型拡散領域153cとにより第3ダイオード114cが形成される。
図2Aに示す半導体集積回路装置115は、図2Bに示すように別々のp−ウェルにダイオード114を形成してもよく、図3Bに示すように共通のp−ウェルにダイオード114を形成してもよい。別々のp−ウェルを使用するよりも、共通のp−ウェルを使用したほうが、ESD保護回路112の占有面積を小さくすることができる。
本変形例の半導体集積回路装置115によっても、図1Aに示す半導体集積回路装置100と同様の効果が得られる。
(第1実施形態の第4変形例)
次に、第1実施形態の第4変形例について説明する。図4Aに示すように、本変形例の半導体集積回路装置160は、図1Aの半導体集積回路装置100と同様の構成に加えて、さらに第4外部端子101dを備える。第4外部端子101dでは、信号の入力と出力の少なくとも一方が行われる。本変形例では、第1外部端子101a〜第4外部端子101dを区別せずに外部端子101と呼ぶ場合がある。
本変形例の半導体集積回路装置160は、図1AのESD保護回路102とは異なるESD保護回路162を含む。本変形例のESD保護回路162は、図1AのESD保護回路102に、第4ダイオード104dが追加されている。第4ダイオード104dは、第4外部端子101dと共通ノード103との間の電流経路に設けられており、第4外部端子101dから共通ノード103に順電流を流す。本変形例では、第1ダイオード104a〜第4ダイオード104dを区別せずにダイオード104と呼ぶ場合がある。
各外部端子101と共通ノード103との間の各電流経路には、各外部端子101から共通ノード103に順電流を流すダイオード104が1つ設けられている。その結果として、4つの外部端子101における任意の2つの外部端子101間には、互いに逆方向に順電流を流す2つのダイオード104が直列に設けられている。
本変形例によれば、図4Aに示すように外部端子101が3より多い場合でも、共通ノード103と各外部端子101との間にダイオード104を1つずつ配置するだけで、図1Aに示すような外部端子101が3つの場合と同様の効果が得られる。
(第1実施形態の第5変形例)
次に、第1実施形態の第5変形例について説明する。図4Bに示すように、本変形例の半導体集積回路装置170は、図2Aの第1変形例の半導体集積回路装置110と同様の構成に加えて、さらに第4外部端子101dを備える。第4外部端子101dでは、信号の入力と出力の少なくとも一方が行われる。本変形例では、第1外部端子101a〜第4外部端子101dを区別せずに外部端子101と呼ぶ場合がある。
本変形例の半導体集積回路装置170は、図2AのESD保護回路112とは異なるESD保護回路172を含む。本変形例のESD保護回路172は、図2AのESD保護回路112に、第4ダイオード114dが追加されている。第4ダイオード114dは、第4外部端子101dと共通ノード103との間の電流経路に設けられており、共通ノード103から第4外部端子101dに順電流を流す。本変形例では、第1ダイオード114a〜第4ダイオード114dを区別せずにダイオード114と呼ぶ場合がある。
共通ノード103と各外部端子101との間の各電流経路には、共通ノード103から各外部端子101に順電流を流すダイオード114が1つ設けられている。その結果として、4つの外部端子101における任意の2つの外部端子101間には、互いに逆方向に順電流を流す2つのダイオード114が直列に設けられている。
本変形例によれば、図4Bに示すように外部端子101が3より多い場合でも、共通ノード103と各外部端子101との間にダイオード114を1つずつ配置するだけで、図2Aに示すような外部端子101が3つの場合と同様の効果が得られる。
(第2実施形態)
次に、第2実施形態の半導体集積回路装置200について説明する。図5Aの回路図に示すように、本実施形態の半導体集積回路装置200は、図1Aに示す第1実施形態の半導体集積回路装置100と同様の外部端子101及びESD保護回路102を備え、さらに、第1PMOSトランジスタ201aと第2PMOSトランジスタ201bとを備える。
図5Bの部分断面図に示すように、第1PMOSトランジスタ201a及び第2PMOSトランジスタ201bは、p−基板202に形成される。p−基板202に、n−ウェル203が形成される。なお、第1PMOSトランジスタ201a及び第2PMOSトランジスタ201bの他に、さらに別のPMOSトランジスタが存在していてもよい。PMOSトランジスタ(201a,201b)に対してn−ウェル203はバルクとも呼ばれる。
n−ウェル203に、第1p型拡散領域204a及び第2p型拡散領域204bが形成される。第1p型拡散領域204aと第2p型拡散領域204bとの間のn−ウェル203上に、絶縁膜を介して第1ゲート電極205aが形成される。第1PMOSトランジスタ201aでは、第1p型拡散領域204a及び第2p型拡散領域204bがソース及びドレインとして機能する。第1ゲート電極205aの電圧がn−ウェル203より低下することによって、第1p型拡散領域204aと第2p型拡散領域204bとの間のn−ウェル203の表面にp型チャネルが形成される。
n−ウェル203に、第3p型拡散領域204c及び第4p型拡散領域204dが形成される。第3p型拡散領域204cと第4p型拡散領域204dとの間のn−ウェル203上に、絶縁膜を介して第2ゲート電極205bが形成される。第2PMOSトランジスタ201bでは、第3p型拡散領域204c及び第4p型拡散領域204dがソース及びドレインとして機能する。第2ゲート電極205bの電圧がn−ウェル203より低下することによって、第3p型拡散領域204cと第4p型拡散領域204dとの間のn−ウェル203の表面にp型チャネルが形成される。
第1p型拡散領域204a及び第3p型拡散領域204cは、第2外部端子101bに接続される。n−ウェル203に、n型拡散領域206が形成される。n−ウェル203は、n型拡散領域206を介して共通ノード103に接続される。p−基板202に、第5p型拡散領域207が形成される。p−基板202は、第5p型拡散領域207を介して第1外部端子101aに接続される。第2p型拡散領域204b、第4p型拡散領域204d、第1ゲート電極205a及び第2ゲート電極205bは、動作に必要な接続先に接続される。
共通ノード103にはESD保護回路102のすべてのダイオード104のカソードが接続されているため、共通ノード103の電圧は、3つの外部端子101に印加される電圧のうちの最高電圧に近い電圧となる。共通ノード103に接続されるn−ウェル203の電圧も、この最高電圧に近い電圧となる。PMOSトランジスタ(201a,201b)のドレインやソースとn−ウェル203との間には寄生ダイオードが存在するが、n−ウェル203の電圧が最高電圧に近い電圧となっているため、PMOSトランジスタ(201a,201b)のドレインやソースに外部端子101を通じてどのような電圧が印加されても、この寄生ダイオードは導通しない。従って、誤接続をされた場合でもPMOSトランジスタ(201a,201b)の寄生ダイオードを通じて定常的に大電流が流れることはない。
また、p−基板202とn−ウェル203との間には寄生容量が形成される。すなわち、共通ノード103と第1外部端子101aとの間には寄生容量が存在する。n−ウェル203に形成されるPMOSトランジスタの数が多いほど、n−ウェル203の面積が大きくなるため、この寄生容量が大きくなる。ESDが発生した場合、この寄生容量がESDのサージ電流によって充電されることにより、p−基板202に接続される第1外部端子101aと共通ノード103との間における電圧の上昇が抑制される。従って、ESDが発生した場合、第1外部端子101aと他の外部端子との間における電圧の上昇が抑制される。
図6Aは、共通ノード103をn−ウェル203に接続しない場合において外部端子101間に生じるESDの異常電圧の例を示すグラフである。この場合には、第1外部端子101aと他の外部端子101との間にESDによる異常電圧が印加されると、図6Aのグラフに示すように電圧が急激に上昇し、電圧のピーク値が高くなる。一方、図6Bは、共通ノード103をn−ウェル203に接続した場合において外部端子101間に生じるESDの異常電圧の例を示すグラフである。この場合には、第1外部端子101aと他の外部端子101との間にESDによる異常電圧が印加されると、寄生容量に電荷がチャージされるので、図6Bのグラフに示すように電圧がゆるやかに上昇し、電圧のピーク値が低くなる。
以上説明したように、本実施形態の半導体集積回路装置200によれば、共通ノード103に接続されるn−ウェル203の電圧が外部端子101に印加される最高電圧に近い電圧となるため、誤接続時にPMOSトランジスタ(201a,201b)の寄生ダイオードを通じて定常的に大電流が流れることを防止できる。
また、本実施形態の半導体集積回路装置200によれば、第1外部端子101aに接続されるp−基板202と共通ノード103との間に寄生容量が存在する。そのため、第1外部端子101aと他の外部端子101との間にESDの異常電圧が印加された場合、そのピーク値を効果的に抑制でき、ESD耐性を高めることができる。
(第2実施形態の第1変形例)
次に、第2実施形態の第1変形例の半導体集積回路装置210について説明する。図7Aの回路図に示すように、本変形例の半導体集積回路装置210は、図2Aに示す第1実施形態の第1変形例の半導体集積回路装置110と同様の外部端子101及びESD保護回路112を備え、さらに、第1NMOSトランジスタ211aと第2NMOSトランジスタ211bとを備える。
図7Bの部分断面図に示すように、第1NMOSトランジスタ211a及び第2NMOSトランジスタ211bは、n−基板212に形成される。n−基板212に、p−ウェル213が形成される。なお、第1NMOSトランジスタ211a及び第2NMOSトランジスタ211bの他に、さらに別のNMOSトランジスタが存在していてもよい。NMOSトランジスタ(211a,211b)に対してp−ウェル213はバルクとも呼ばれる。
p−ウェル213に、第1n型拡散領域214a及び第2n型拡散領域214bが形成される。第1n型拡散領域214aと第2n型拡散領域214bとの間のp−ウェル213上に、絶縁膜を介して第1ゲート電極215aが形成される。第1NMOSトランジスタ211aでは、第1n型拡散領域214a及び第2n型拡散領域214bがソース及びドレインとして機能する。第1ゲート電極215aの電圧がp−ウェル213より高くなることによって第1n型拡散領域214aと第2n型拡散領域214bとの間のp−ウェル213の表面にn型チャネルが形成される。
p−ウェル213に、第3n型拡散領域214c及び第4n型拡散領域214dが形成される。第3n型拡散領域214cと第4n型拡散領域214dとの間のp−ウェル213上に、絶縁膜を介して第2ゲート電極215bが形成される。第2NMOSトランジスタ211bでは、第3n型拡散領域214c及び第4n型拡散領域214dがソース及びドレインとして機能する。第2ゲート電極215bの電圧がp−ウェル213より高くなることによって第3n型拡散領域214cと第4n型拡散領域214dとの間のp−ウェル213の表面にn型チャネルが形成される。
第1n型拡散領域214a及び第3n型拡散領域214cは、第1外部端子101aに接続される。p−ウェル213に、p型拡散領域216が形成される。p−ウェル213は、p型拡散領域216を介して共通ノード103に接続される。n−基板212に、第5n型拡散領域217が形成される。n−基板212は、第5n型拡散領域217を介して第2外部端子101bに接続される。第2n型拡散領域214b、第4n型拡散領域214d、第1ゲート電極215a及び第2ゲート電極215bは、動作に必要な接続先に接続される。
共通ノード103にはESD保護回路112のすべてのダイオード114のアノードが接続されているため、共通ノード103の電圧は、3つの外部端子101に印加される電圧のうちの最低電圧に近い電圧となる。共通ノード103に接続されるp−ウェル213の電圧も、この最低電圧に近い電圧となる。NMOSトランジスタ(211a,211b)のドレインやソースとp−ウェル213との間には寄生ダイオードが存在するが、p−ウェル213の電圧が最低電圧に近い電圧となっているため、NMOSトランジスタ(211a,211b)のドレインやソースに外部端子101を通じてどのような電圧が印加されても、この寄生ダイオードは導通しない。従って、誤接続をされた場合でも、NMOSトランジスタ(211a,211b)の寄生ダイオードを通じて定常的に大電流が流れることはない。
また、n−基板212とp−ウェル213との間には寄生容量が形成される。すなわち、共通ノード103と第2外部端子101bとの間には寄生容量が存在する。p-ウェル213に形成されるNMOSトランジスタの数が多いほど、p−ウェル213の面積が大きくなるため、この寄生容量が大きくなる。ESDが発生した場合、この寄生容量がESDのサージ電流によって充電されることにより、n−基板212に接続される第2外部端子101bと共通ノード103との間における電圧の上昇が抑制される。従って、ESDが発生した場合、第2外部端子101bと他の外部端子との間における電圧の上昇が抑制される。
このように、本変形例の半導体集積回路装置210によれば、共通ノード103に接続されるp−ウェル213の電圧が外部端子101に印加される最低電圧に近い電圧となるため、誤接続時にNMOSトランジスタ(211a,211b)の寄生ダイオードを通じて定常的に大電流が流れることを防止できる。また、第2外部端子101bに接続されるn−基板212と共通ノード103との間に寄生容量が存在するため、第2外部端子101bと他の外部端子101との間にESDの異常電圧が印加された場合、そのピーク値を効果的に抑制できる。
(第2実施形態の第2変形例)
次に、第2実施形態の第2変形例の半導体集積回路装置220について説明する。図8Aの回路図に示すように、本変形例の半導体集積回路装置220は、図1Aに示す第1実施形態の半導体集積回路装置100と同様の外部端子101及びESD保護回路102を備え、さらに、NMOSトランジスタ221aとPMOSトランジスタ221bとを備える。NMOSトランジスタ221aとPMOSトランジスタ221bとが、CMOSによるインバータを構成している。
図8Bの部分断面図に示すように、NMOSトランジスタ221a及びPMOSトランジスタ221bは、p−基板222に形成される。p−基板222に、n−ウェル223が形成される。PMOSトランジスタ221bに対してn−ウェル223はバルクとも呼ばれる。
p−基板222に、第1n型拡散領域224a、第2n型拡散領域224b及び第1p型拡散領域225aが形成される。第1n型拡散領域224aと第2n型拡散領域224bとの間のp−基板222上に、絶縁膜を介して第1ゲート電極226aが形成される。NMOSトランジスタ221aでは、第1n型拡散領域224a及び第2n型拡散領域224bがソース及びドレインとして機能する。第1ゲート電極226aの電圧がp−基板222より高くなることによって第1n型拡散領域224aと第2n型拡散領域224bとの間のp−基板222の表面にn型チャネルが形成される。
n−ウェル223に、第2p型拡散領域225b、第3p型拡散領域225c及び第3n型拡散領域224cが形成される。第2p型拡散領域225bと第3p型拡散領域225cとの間のn−ウェル223上に、絶縁膜を介して第2ゲート電極226bが形成される。PMOSトランジスタ221bでは、第2p型拡散領域225b及び第3p型拡散領域225cがソース及びドレインとして機能する。第2ゲート電極226bの電圧がn−ウェル223より低くなることによって第2p型拡散領域225bと第3p型拡散領域225cとの間のn−ウェル223の表面にp型チャネルが形成される。
NMOSトランジスタ221aの第1n型拡散領域224aは、第1外部端子101aに接続される。PMOSトランジスタ221bの第3p型拡散領域225cは、第2外部端子101bに接続される。NMOSトランジスタ221aの第2n型拡散領域224bとPMOSトランジスタ221bの第2p型拡散領域225bとが共通に接続され、この共通接続されたノードが出力信号のノードとして他の回路の入力に接続される。NMOSトランジスタ221aの第1ゲート電極226a及びPMOSトランジスタ221bの第2ゲート電極226bは、第3外部端子101cに接続される。p−基板222は、第1p型拡散領域225aを介して第1外部端子101aに接続される。n−ウェル223は、第3n型拡散領域224cを介して共通ノード103に接続される。
ここで、n−ウェル223が共通ノード103に接続されていない参考例について説明する。図9Aの回路図に示すように、参考例の半導体集積回路装置930は、本変形例の半導体集積回路装置220と同様の回路素子を備えるが、接続が一部異なる。具体的には、図9Bの部分断面図に示すように、n−ウェル223は、第3n型拡散領域224cを介して共通ノード103に接続されるのではなく、第2外部端子101bに接続される。正常接続時には、p−基板222にグランド電位が印加され、n−ウェル223にグランド電位より高い電源電圧が印加されるので、p−基板222からn−ウェル223に電流は流れない。誤接続時に、例えば、p−基板222に電源電圧が印加され、n−ウェル223に電源電圧より低いグランド電位が印加されると、p−基板222からn−ウェル223に向って定常的に大きな電流が流れる。
一方、図8Aの本変形例の半導体集積回路装置220では、ESD保護回路102のすべてのダイオード104のカソードが接続されている共通ノード103の電圧が、3つの外部端子101に印加される電圧のうちの最高電圧に近い電圧となる。従って、正常接続であるか誤接続であるかにかかわらず、図8Bのn−ウェル223の電圧が外部端子101に印加される電圧のうちの最高電圧に近い電圧となるため、p−基板222からn−ウェル223に向かって定常的に大電流が流れることはない。
このように、本変形例の半導体集積回路装置220によれば、誤接続時でも、CMOS回路を構成するPMOSトランジスタ221bのn−ウェル223に定常的に大電流が流れることを防止できる。
(第2実施形態の第3変形例)
次に、第2実施形態の第3変形例の半導体集積回路装置230について説明する。図10Aの回路図に示すように、本変形例の半導体集積回路装置230は、図2Aに示す第1実施形態の第1変形例の半導体集積回路装置110と同様の外部端子101及びESD保護回路112を備え、さらに、NMOSトランジスタ231aとPMOSトランジスタ231bとを備える。NMOSトランジスタ231aとPMOSトランジスタ231bとが、CMOSによるインバータを構成している。
図10Bの部分断面図に示すように、NMOSトランジスタ231a及びPMOSトランジスタ231bは、n−基板232に形成される。n−基板232に、p−ウェル233が形成される。NMOSトランジスタ231aに対してp−ウェル233はバルクとも呼ばれる。
p−ウェル233に、第1n型拡散領域234a、第2n型拡散領域234b及び第1p型拡散領域235aが形成される。第1n型拡散領域234aと第2n型拡散領域234bとの間のp−ウェル233上に、絶縁膜を介して第1ゲート電極236aが形成される。NMOSトランジスタ231aでは、第1n型拡散領域234a及び第2n型拡散領域234bがソース及びドレインとして機能する。第1ゲート電極236aの電圧がp−ウェル233より高くなることによって第1n型拡散領域234aと第2n型拡散領域234bとの間のp−ウェル233の表面にn型チャネルが形成される。
n−基板232に、第2p型拡散領域235b、第3p型拡散領域235c及び第3n型拡散領域234cが形成される。第2p型拡散領域235bと第3p型拡散領域235cとの間のn−基板232上に、絶縁膜を介して第2ゲート電極236bが形成される。PMOSトランジスタ231bでは、第2p型拡散領域235b及び第3p型拡散領域235cがソース及びドレインとして機能する。第2ゲート電極236bの電圧がn−基板232より低くなることによって第2p型拡散領域235bと第3p型拡散領域235cとの間のn−基板232の表面にp型チャネルが形成される。
NMOSトランジスタ231aの第1n型拡散領域234aは、第1外部端子101aに接続される。PMOSトランジスタ231bの第3p型拡散領域235cは、第2外部端子101bに接続される。NMOSトランジスタ231aの第2n型拡散領域234bと、PMOSトランジスタ231bの第2p型拡散領域235bとが共通に接続され、この共通接続されたノードが出力信号のノードとして他の回路の入力に接続される。NMOSトランジスタ231aの第1ゲート電極236a及びPMOSトランジスタ231bの第2ゲート電極236bは、第3外部端子101cに接続される。n−基板232は、第3n型拡散領域234cを介して第2外部端子101bに接続される。p−ウェル233は、第1p型拡散領域235aを介して共通ノード103に接続される。
図10Aの本変形例の半導体集積回路装置230では、ESD保護回路112のすべてのダイオード104のアノードが接続されている共通ノード103の電圧が、3つの外部端子101に印加される電圧のうちの最低電圧に近い電圧となる。従って、正常接続であるか誤接続であるかにかかわらず、p−ウェル233の電圧が外部端子101に印加される電圧のうちの最低電圧に近い電圧となるため、p−ウェル233からn−基板232に向かって定常的に大電流が流れることはない。
このように、本変形例の半導体集積回路装置230によれば、誤接続時でも、CMOS回路を構成するNMOSトランジスタ231aのp−ウェル233に定常的に大電流が流れることを防止できる。
(第3実施形態)
次に、第3実施形態の半導体集積回路装置300について説明する。図11の回路図に示すように、本実施形態の半導体集積回路装置300は、図1Aに示す第1実施形態の半導体集積回路装置100と同様の外部端子101及びESD保護回路102を備え、さらに、最高電圧選択回路301を備える。
最高電圧選択回路301は、3つの外部端子(101a,101b,101c)に印加される電圧の中から最も高い電圧を選択して出力する回路であり、その選択した電圧を出力する端子が共通ノード103に接続されている。
図12の回路図に示すように、最高電圧選択回路301は、第1PMOSトランジスタ302a、第2PMOSトランジスタ302b及び第3PMOSトランジスタ302c(以下、区別せずにPMOSトランジスタ302と呼ぶ場合がある)を備え、さらに、制御部304を備える。
第1PMOSトランジスタ302aは、第1外部端子101aと共通ノード103との間の電流経路に設けられており、バルクが最高電圧選択回路301の出力端子(共通ノード103)に接続される。構造上、PMOSトランジスタの電流入出力端子(ソース、ドレイン)とバルクとの間には寄生ダイオードが形成される。そのため、第1外部端子101aと共通ノード103との間には、第1PMOSトランジスタ302aの第1寄生ダイオード303aが存在する。第1寄生ダイオード303aは、第1外部端子101aから共通ノード103に向けて順電流を流す。ESD保護回路102の第1ダイオード104aは、この第1寄生ダイオード303aと同じ方向で並列に接続されており、第1寄生ダイオード303aに比べて順方向降下電圧が低い。
第2PMOSトランジスタ302bは、第2外部端子101bと共通ノード103との間の電流経路に設けられており、バルクが共通ノード103に接続される。第2外部端子101bと共通ノード103との間には、第2PMOSトランジスタ302bの第2寄生ダイオード303bが存在する。第2寄生ダイオード303bは、第2外部端子101bから共通ノード103に向けて順電流を流す。ESD保護回路102の第2ダイオード104bは、この第2寄生ダイオード303bと同じ方向で並列に接続されており、第2寄生ダイオード303bに比べて順方向降下電圧が低い。
第3PMOSトランジスタ302cは、第3外部端子101cと共通ノード103との間の電流経路に設けられており、バルクが共通ノード103に接続される。第3外部端子101cと共通ノード103との間には、第3PMOSトランジスタ302cの第3寄生ダイオード303cが存在する。第3寄生ダイオード303cは、第3外部端子101cから共通ノード103に向けて順電流を流す。ESD保護回路102の第3ダイオード104cは、この第3寄生ダイオード303cと同じ方向で並列に接続されており、第3寄生ダイオード303cに比べて順方向降下電圧が低い。
制御部304は、第1外部端子101a、第2外部端子101b、第3外部端子101c及び共通ノード103の電圧に基づいて、第1PMOSトランジスタ302a、第2PMOSトランジスタ302b及び第3PMOSトランジスタ302cのゲートを制御する。すなわち、制御部304は、第1外部端子101aに最高電圧が印加されている場合は第1PMOSトランジスタ302aをオンするとともに他のPMOSトランジスタをオフし、第2外部端子101bに最高電圧が印加されている場合は第2PMOSトランジスタ302bをオンするとともに他のPMOSトランジスタをオフし、第3外部端子101cに最高電圧が印加されている場合は第3PMOSトランジスタ302cをオンするとともに他のPMOSトランジスタをオフする。
3つの外部端子101と共通ノード103との間には、第1寄生ダイオード303a、第2寄生ダイオード303b及び第3寄生ダイオード303c(以下、区別せずに寄生ダイオード303と呼ぶ場合がある)が存在するとともに、ESD保護回路102の3つのダイオード104がこれと並列に設けられている。そのため、3つのPMOSトランジスタ302が全て非導通状態の場合でも、共通ノード103の電圧は、3つの外部端子101に印加される電圧のうちの最高電圧に近い電圧となる。制御部304は、例えばこの共通ノード103の電圧を基準として3つの外部端子101の電圧を比較する。制御部304は、最高電圧が印加された外部端子101に接続されているPMOSトランジスタ302を導通状態にし、他のPMOSトランジスタ302を非導通状態にする。これにより、共通ノード103の電圧が、最高電圧とほぼ等しい電圧に維持される。最高電圧選択回路301は、PMOSトランジスタ(302a,302b,302c)によって外部端子101と共通ノード103を接続することから、ESD保護回路102のダイオード104に比べて電圧降下による損失が小さい。そのため、最高電圧選択回路301の出力である共通ノード103の電圧は、半導体集積回路装置300に含まれる各種回路の電源電圧として使用することができる。
上記のように最高電圧選択回路301が電源電圧の供給に使用される場合、PMOSトランジスタ302には比較的大きな電流が流れる可能性がある。そのため、制御部304によってPMOSトランジスタ(302a,302b,302c)が制御される前の状態で寄生ダイオード(303a,303b,303c)に大きな電流が流れると、ラッチアップ現象が発生する可能性がある。以下、ラッチアップ現象について説明する。
図13Aの部分断面図に示すように、半導体集積回路装置300は、さらに、NMOSトランジスタ310を含む。NMOSトランジスタ310が第1PMOSトランジスタ302a〜第3PMOSトランジスタ302cのいずれかと、寄生サイリスタを形成する。一般に、NMOSトランジスタとPMOSトランジスタを含む半導体集積回路装置では、各所に寄生サイリスタが形成される。
例えば、NMOSトランジスタ310が第2PMOSトランジスタ302bと寄生サイリスタを形成する場合について考える。半導体集積回路装置300は、p−基板320に形成される。p−基板320に、n−ウェル321が形成される。
p−基板320に、第1n型拡散領域322a、第2n型拡散領域322b及び第1p型拡散領域323aが形成される。第1n型拡散領域322aと第2n型拡散領域322bとの間のp−基板320上に、絶縁膜を介して第1ゲート電極324aが形成される。NMOSトランジスタ310では、第1n型拡散領域322a及び第2n型拡散領域322bがソース及びドレインとして機能する。第1ゲート電極324aの電圧がp−基板320より高くなることによって第1n型拡散領域322aと第2n型拡散領域322bとの間のp−基板320の表面にn型チャネルが形成される。
n−ウェル321に、第2p型拡散領域323b、第3p型拡散領域323c及び第3n型拡散領域322cが形成される。第2p型拡散領域323bと第3p型拡散領域323cとの間のn−ウェル321上に、絶縁膜を介して第2ゲート電極324bが形成される。第2PMOSトランジスタ302bでは、第2p型拡散領域323b及び第3p型拡散領域323cがソース及びドレインとして機能する。第2ゲート電極324bの電圧がn−ウェル321より低くなることによって第2p型拡散領域323bと第3p型拡散領域323cとの間のn−ウェル321の表面にp型チャネルが形成される。
NMOSトランジスタ310の第2n型拡散領域322bは、第1外部端子101aに接続される。第2PMOSトランジスタ302bの第2p型拡散領域323bは、第2外部端子101bに接続される。第3p型拡散領域323cは、共通ノード103に接続される。第2ゲート電極324bには、制御部304の信号が入力される。第1n型拡散領域322a及び第1ゲート電極324aは、動作に必要な接続先に接続される。p−基板320は、第1p型拡散領域323aを介して第1外部端子101aに接続される。n−ウェル321は、第3n型拡散領域322cを介して共通ノード103に接続される。
第2p型拡散領域323bとn−ウェル321とp−基板320とによりpnpトランジスタ330が形成される。n−ウェル321とp−基板320と第2n型拡散領域322bとによりnpnトランジスタ331が形成される。その結果、第1外部端子101aと第2外部端子101bとの間には、図13Bの回路図に示すような寄生サイリスタが形成される。
最高電圧選択回路301の出力が回路の電源として使用される場合、回路の消費電流が大きくなると、最高電圧選択回路301に流れる電流も大きくなる。他方、制御部304による制御の途中において3つのPMOSトランジスタ(302a,302b,302c)が全て非導通状態の場合、最高電圧選択回路301の電流経路は寄生ダイオード303のみとなる。この寄生ダイオード303は、図13Aにおけるpnpトランジスタ330のエミッタ−ベース間のダイオードと等価であるため、もしこの寄生ダイオード303に大きな電流が流れると、pnpトランジスタ330のベース抵抗Rnに大きな電流が流れてその電圧降下が増大し、pnpトランジスタ330の電流が増大する。pnpトランジスタ330の電流が増大すると、npnトランジスタ331のベース抵抗Rpの電圧降下が増大し、npnトランジスタ331の電流も増大する。npnトランジスタ331の電流が増大することで、pnpトランジスタ330のベース抵抗Rnの電圧降下が更に増大し、pnpトランジスタ330の電流がさらに増大する。このような正帰還の作用により、寄生サイリスタが急速に導通状態となるラッチアップが発生する。
寄生ダイオード303に大きな電流が流れると、上述のようなラッチアップ現象により寄生サイリスタが導通状態になる可能性がある。寄生サイリスタが導通状態になると、第1外部端子101aと第2外部端子101bとの間に電流が流れ続け、電力供給を遮断しない限り寄生サイリスタの導通状態を解除できなくなる場合がある。
そこで、本実施形態の半導体集積回路装置300では、第1寄生ダイオード303aと並列に第1ダイオード104aが接続され、第2寄生ダイオード303bと並列に第2ダイオード104bが接続され、第3寄生ダイオード303cと並列に第3ダイオード104cが接続されている(図12)。そのため、寄生ダイオード303に流れる電流が小さくなり、ラッチアップ現象が発生し難くなっている。
また、本実施形態の半導体集積回路装置300では、第1ダイオード104aの順方向の降下電圧が第1寄生ダイオード303aよりも小さく、第2ダイオード104bの順方向の降下電圧が第2寄生ダイオード303bよりも小さく、第3ダイオード104cの順方向の降下電圧が第3寄生ダイオード303cよりも小さい。従って、外部端子101間に流れる電流は、寄生ダイオード303よりもESD保護回路102のダイオード104に流れやすい。その結果、ラッチアップ現象の発生が更に抑制される。
以上説明したように、本実施形態の半導体集積回路装置300によれば、PMOSトランジスタ302がオフ状態のとき外部端子101と共通ノード103との間に流れる電流の少なくとも一部が、PMOSトランジスタ302の寄生ダイオード303を迂回して、ESD保護回路102のダイオード104に流れる。これにより、PMOSトランジスタ302の寄生ダイオード303に流れる電流が減少するため、ラッチアップ現象を発生し難くすることができる。また、寄生ダイオード303に比べてダイオード104の順方向降下電圧を低く設定することにより、寄生ダイオード303に流れる電流を更に減らせるため、ラッチアップ現象の発生をより効果的に抑えることができる。
(第3実施形態の変形例)
次に、第3実施形態の変形例の半導体集積回路装置340について説明する。図14の回路図に示すように、本変形例の半導体集積回路装置340は、図2Aに示す第1実施形態の第1変形例の半導体集積回路装置110と同様の外部端子101及びESD保護回路112を備え、さらに、最低電圧選択回路341を備える。
図15の回路図に示すように、最低電圧選択回路341は、第1NMOSトランジスタ342a、第2NMOSトランジスタ342b及び第3NMOSトランジスタ342c(以下、区別せずにNMOSトランジスタ342と呼ぶ場合がある)を備え、さらに、制御部344を備える。
最低電圧選択回路341は、3つの外部端子(101a,101b,101c)に印加される電圧の中から最も低い電圧を選択して出力する回路であり、その選択した電圧を出力する端子が共通ノード103に接続されている。
第1NMOSトランジスタ342aは、第1外部端子101aと共通ノード103との間の電流経路に設けられており、バルクが最低電圧選択回路341の出力端子(共通ノード103)に接続される。構造上、NMOSトランジスタの電流入出力端子(ソース,ドレイン)とバルクとの間には寄生ダイオードが形成される。そのため、第1外部端子101aと共通ノード103との間には、第1NMOSトランジスタ342aの第1寄生ダイオード343aが存在する。第1寄生ダイオード343aは、共通ノード103から第1外部端子101aに向けて順電流を流す。ESD保護回路112の第1ダイオード114aは、この第1寄生ダイオード343aと同じ方向で並列に接続されており、第1寄生ダイオード343aに比べて順方向降下電圧が低い。
第2NMOSトランジスタ342bは、第2外部端子101bと共通ノード103との間の電流経路に設けられており、バルクが共通ノード103に接続される。第2外部端子101bと共通ノード103との間には、第2NMOSトランジスタ342bの第2寄生ダイオード343bが存在する。第2寄生ダイオード343bは、共通ノード103から第2外部端子101bに向けて順電流を流す。ESD保護回路112の第2ダイオード114bは、この第2寄生ダイオード343bと同じ方向で並列に接続されており、第2寄生ダイオード343bに比べて順方向降下電圧が低い。
第3NMOSトランジスタ342cは、第3外部端子101cと共通ノード103との間の電流経路に設けられており、バルクが共通ノード103に接続される。第3外部端子101cと共通ノード103との間には、第3NMOSトランジスタ342cの第3寄生ダイオード343cが存在する。第3寄生ダイオード343cは、共通ノード103から第3外部端子101cに向けて順電流を流す。ESD保護回路112の第3ダイオード114cは、この第3寄生ダイオード343cと同じ方向で並列に接続されており、第3寄生ダイオード343cに比べて順方向降下電圧が低い。
制御部344は、第1外部端子101a、第2外部端子101b、第3外部端子101c及び共通ノード103の電圧に基づいて、第1NMOSトランジスタ342a、第2NMOSトランジスタ342b及び第3NMOSトランジスタ342cのゲートを制御する。すなわち、制御部344は、第1外部端子101aに最低電圧が印加されている場合は第1NMOSトランジスタ342aをオンするとともに他のNMOSトランジスタをオフし、第2外部端子101bに最低電圧が印加されている場合は第2NMOSトランジスタ342bをオンするとともに他のPMOSトランジスタをオフし、第3外部端子101cに最低電圧が印加されている場合は第3NMOSトランジスタ342cをオンするとともに他のNMOSトランジスタをオフする。
3つの外部端子101と共通ノード103との間には、第1寄生ダイオード343a、第2寄生ダイオード343b及び第3寄生ダイオード343c(以下、区別せずに寄生ダイオード343と呼ぶ場合がある)が存在するのとともに、ESD保護回路112の3つのダイオード114がこれと並列に設けられている。そのため、3つのNMOSトランジスタ342が全て非導通状態の場合でも、共通ノード103の電圧は、3つの外部端子101に印加される電圧のうちの最低電圧に近い電圧となる。制御部344は、例えばこの共通ノード103の電圧を基準として3つの外部端子101の電圧を比較する。制御部344は、最低電圧が印加された外部端子101に接続されているNMOSトランジスタ342を導通状態にし、他のNMOSトランジスタ342を非導通状態にする。これにより、共通ノード103の電圧が、最低電圧とほぼ等しい電圧に維持される。最低電圧選択回路341は、NMOSトランジスタ(342a,342b,342c)によって外部端子101と共通ノード103を接続することから、ESD保護回路112のダイオード114に比べて電圧降下による損失が小さい。そのため、最低電圧選択回路341の出力である共通ノード103の電圧は、半導体集積回路装置340に含まれる各種回路のグランド電位として使用することができる。
本実施形態の半導体集積回路装置340によれば、ESD保護回路112のダイオード114がNMOSトランジスタ342の寄生ダイオード343と並列に接続されている。そのため、NMOSトランジスタ342がオフ状態のとき外部端子101と共通ノード103との間に流れる電流の少なくとも一部が、NMOSトランジスタ342の寄生ダイオード343を迂回して、ESD保護回路112のダイオード114に流れる。これにより、NMOSトランジスタ342の寄生ダイオード343に流れる電流が減少するため、ラッチアップ現象を発生し難くすることができる。
また、本実施形態の半導体集積回路装置340によれば、寄生ダイオード343に比べてダイオード114の順方向降下電圧を低く設定している。これにより、寄生ダイオード343に流れる電流を更に減らせるため、ラッチアップ現象の発生をより効果的に抑えることができる。
本発明は上述した実施形態には限定されない。すなわち、当業者は、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し、様々な変更、コンビネーション、サブコンビネーション、並びに代替を行ってもよい。