WO2022224847A1 - 出力回路 - Google Patents

出力回路 Download PDF

Info

Publication number
WO2022224847A1
WO2022224847A1 PCT/JP2022/017394 JP2022017394W WO2022224847A1 WO 2022224847 A1 WO2022224847 A1 WO 2022224847A1 JP 2022017394 W JP2022017394 W JP 2022017394W WO 2022224847 A1 WO2022224847 A1 WO 2022224847A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
power supply
output
extending
semiconductor chip
Prior art date
Application number
PCT/JP2022/017394
Other languages
English (en)
French (fr)
Inventor
功弥 祖父江
英俊 田中
Original Assignee
株式会社ソシオネクスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ソシオネクスト filed Critical 株式会社ソシオネクスト
Priority to JP2023516443A priority Critical patent/JPWO2022224847A1/ja
Publication of WO2022224847A1 publication Critical patent/WO2022224847A1/ja
Priority to US18/489,440 priority patent/US20240072058A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device having a buried power supply wiring (BPR: Buried Power Rail), and particularly to a layout structure of an output circuit.
  • BPR Buried Power Rail
  • a semiconductor integrated circuit device includes an input/output circuit that inputs and outputs signals to and from the outside through an input/output pad.
  • the output circuit in the input/output circuit due attention must be paid to its layout structure in order to allow a large current to flow.
  • power supply wiring is provided in a buried wiring (Buried Interconnect) layer embedded in the substrate, instead of the conventional power supply wiring provided in the metal wiring layer formed above the transistor. It has been proposed to use a buried power supply wiring (BPR) with metal wiring.
  • BPR buried power supply wiring
  • Patent Documents 1 and 2 disclose a technique of using a BPR in a diode portion of an input/output circuit in a semiconductor integrated circuit device.
  • Patent Documents 1 and 2 do not disclose a specific layout structure regarding a circuit that allows a large current to flow, such as an output circuit in an input/output circuit.
  • An object of the present disclosure is to realize an output circuit capable of allowing a large current to flow through an output terminal in a semiconductor integrated circuit device including a BPR.
  • an output circuit for outputting a signal from a semiconductor integrated circuit includes a first conductivity type first power supply connected between a first power supply that supplies a first power supply voltage and an output terminal.
  • a transistor a first power supply wiring formed in an embedded wiring layer and extending in a first direction to supply the first power supply voltage, and a first wiring layer above the embedded wiring layer.
  • a second power supply wiring extending in the first direction to supply the first power supply voltage, and a second wiring layer above the first wiring layer and perpendicular to the first direction.
  • a third power wiring extending in the second direction and connected to the second power wiring; and a third power wiring formed in the first wiring layer, extending in the first direction and connected to the output terminal. and a second output wiring formed in the second wiring layer, extending in the second direction, and connected to the first output wiring.
  • the output circuit comprises a first transistor of a first conductivity type connected between a first power supply supplying a first power supply voltage and the output terminal.
  • a power supply wiring for supplying a first power supply voltage is formed in the embedded wiring layer and the first and second wiring layers thereabove. Therefore, the resistance value of the supply path of the first power supply is lowered, so that the output wiring of the first and second wiring layers can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal.
  • an output circuit for outputting a signal from a semiconductor integrated circuit includes a first conductivity type first power supply connected between a first power supply that supplies a first power supply voltage and an output terminal.
  • a transistor a first power supply wiring formed in an embedded wiring layer and extending in a first direction to supply the first power supply voltage, and a first wiring layer above the embedded wiring layer.
  • a third power wiring extending in the first direction and connected to the second power wiring; and a third power wiring formed in the first wiring layer, extending in the second direction and connected to the output terminal. and a second output wiring formed in the second wiring layer, extending in the first direction, and connected to the first output wiring.
  • the output circuit comprises a first transistor of a first conductivity type connected between a first power supply supplying a first power supply voltage and the output terminal.
  • a power supply wiring for supplying a first power supply voltage is formed in the embedded wiring layer and the first and second wiring layers thereabove. Therefore, since the resistance value of the supply path of the first power supply is reduced, the output wiring of the second wiring layer can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal.
  • a third aspect of the present disclosure includes a first semiconductor chip and a second semiconductor chip stacked on the first semiconductor chip, wherein the rear surface of the first semiconductor chip and the main surface of the second semiconductor chip
  • the output circuit configured in the semiconductor integrated circuit device opposite to the first semiconductor chip is a first conductivity type first power supply connected between a first power supply for supplying a first power supply voltage and an output terminal in the first semiconductor chip.
  • a first output wiring extending in the first direction and connected to the output terminal; and a second wiring layer above the first wiring layer and perpendicular to the first direction.
  • a second output wiring extending in a second direction and connected to the first output wiring, wherein in the second semiconductor chip, the second output wiring extends in the second direction and is viewed from above the second output wiring;
  • a second power supply wiring having an overlap is provided, and the second power supply wiring is connected to the first power supply wiring via vias formed on the back surface side of the first semiconductor chip.
  • the output circuit includes the first transistor of the first conductivity type connected between the first power supply for supplying the first power supply voltage and the output terminal in the first semiconductor chip.
  • a power supply wiring for supplying the first power supply voltage is formed in the embedded wiring layer of the first semiconductor chip and the second semiconductor chip.
  • a fourth aspect of the present disclosure includes a first semiconductor chip and a second semiconductor chip stacked on the first semiconductor chip, wherein the back surface of the first semiconductor chip and the main surface of the second semiconductor chip
  • the output circuit configured in the semiconductor integrated circuit device opposite to the first semiconductor chip is a first conductivity type first power supply connected between a first power supply for supplying a first power supply voltage and an output terminal in the first semiconductor chip. 1 transistor, a first power supply wiring formed in an embedded wiring layer and extending in a first direction to supply the first power supply voltage, and a first wiring layer formed in a layer above the embedded wiring layer.
  • the output circuit includes the first transistor of the first conductivity type connected between the first power supply for supplying the first power supply voltage and the output terminal in the first semiconductor chip.
  • a power supply wiring for supplying the first power supply voltage is formed in the embedded wiring layer of the first semiconductor chip and the second semiconductor chip.
  • the resistance value of the supply path of the first power supply can be reduced without providing the power supply wiring in the second wiring layer of the first semiconductor chip. Therefore, in the first semiconductor chip, the output wiring of the second wiring layer can be thickened, so that a large current can flow through the output terminal.
  • the power supply wiring formed on the second semiconductor chip also overlaps with the output wiring in a plan view, so that it can be made thicker.
  • FIG. 2 is a plan view showing the layout of IO cells in the first embodiment; 5 is a plan view showing some layers of FIG. 4; FIG. 5 is a plan view showing some layers of FIG. 4; FIG. (a) to (c) are cross-sectional structures of the layout in FIG. FIG.
  • FIG. 2 is a plan view showing the layout of IO cells in the first embodiment; Circuit diagram of the output circuit in the modified example A plan view showing a layout of an IO cell in a modified example A plan view showing a layout of an IO cell in a modified example Overall configuration of a semiconductor integrated circuit device according to the second embodiment A plan view showing the layout of IO cells in the second embodiment.
  • a plan view showing some layers of FIG. 13 A plan view showing some layers of FIG. 13 A plan view showing some layers of FIG. 13 (a) to (c) are cross-sectional structures of the layout of FIG.
  • FIG. 4 is a plan view showing the layout of IO cells in Configuration Example 1 of the third embodiment; 20 is a plan view showing some layers of FIG.
  • FIG. 11 is a plan view showing the layout of IO cells in configuration example 2 of the third embodiment
  • 24 is a plan view showing some layers of FIG. 23
  • FIG. 23 Modification of the configuration of FIG. FIG. 11 is a plan view showing the layout of IO cells in configuration example 2 of the third embodiment
  • Modification of the configuration of FIG. FIG. 11 is a plan view showing the layout of IO cells in Configuration Example 3 of the third embodiment
  • FIG. 11 is a plan view showing the layout of IO cells in Configuration Example 3 of the third embodiment;
  • VSS and VDDIO refer to both the power supply itself or the power supply voltage.
  • FIG. 1 is a plan view schematically showing the overall configuration of a semiconductor integrated circuit device (semiconductor chip) according to an embodiment.
  • the horizontal direction of the drawing is the X direction
  • the vertical direction of the drawing is the Y direction (the same applies to subsequent figures).
  • a semiconductor integrated circuit device 1 shown in FIG. 1 includes a core region 2 in which an internal core circuit is formed, and an IO region 3 provided around the core region 2 and in which an interface circuit (IO circuit) is formed.
  • An IO cell row 5 is provided in the IO region 3 so as to surround the core region 2 in the peripheral portion of the semiconductor integrated circuit device 1 .
  • the IO cell column 5 includes a plurality of IO cells 10 forming an interface circuit.
  • the IO cell 10 includes a signal IO cell for inputting, outputting or inputting/outputting a signal, a power supply IO cell for supplying a ground potential (power supply voltage VSS), and a power supply (power supply voltage VSS) mainly for the IO area 3.
  • VDDIO is 1.8V.
  • an IO cell 10A for signal input/output is arranged on the upper side of the core region 2 in the drawing, and an IO cell 10B for signal input/output is arranged on the left side of the core region 2 in the drawing.
  • the IO area 3 is provided with power supply wirings 6 and 7 extending in the direction in which the IO cells 10 are arranged.
  • the power supply wirings 6 and 7 are formed in a ring shape on the periphery of the semiconductor integrated circuit device 1 (also called ring power supply wiring).
  • the power wiring 6 supplies VDDIO
  • the power wiring 7 supplies VSS.
  • the semiconductor integrated circuit device 1 is provided with a plurality of external connection pads.
  • FIG. 2 is a simplified configuration diagram of the IO cells 10A and 10B.
  • the IO cell 10A has power supply wirings 6 and 7 extending in the X direction.
  • an N conductivity type output transistor section 101 is provided under the power supply line 7 and a P conductivity type output transistor section 102 is provided under the power supply line 6 .
  • the N-conductivity type output transistor section 101 and the P-conductivity type output transistor section 102 are provided outside the chip in the IO cell 10A.
  • power supply wirings 6 and 7 extending in the Y direction are arranged in the IO cell 10B.
  • an N conductivity type output transistor section 103 is provided under the power supply line 7 and a P conductivity type output transistor section 104 is provided under the power supply line 6 .
  • the N-conductivity type output transistor section 103 and the P-conductivity type output transistor section 104 are provided outside the chip in the IO cell 10B.
  • FIG. 3 is a circuit diagram of the output circuit in this embodiment.
  • a P-conductivity type (hereinafter referred to as P-type) transistor P1 is provided between a power supply VDDIO and an output terminal (which outputs an output signal OUT).
  • a transistor N1 of N-conductivity type (hereinafter referred to as N-type as appropriate) is provided between it and the signal line.
  • the output control circuit 20 outputs output control signals INP and INN.
  • the transistor P1 receives an output control signal INP at its gate, and the transistor N1 receives an output control signal INN at its gate.
  • An output signal OUT is supplied to an external connection pad.
  • the output control signals INP and INN are at low level, the output signal OUT is at high level (VDDIO), and when the output control signals INP and INN are at high level, the output signal OUT is at low level (VSS).
  • FIG. 4 is a plan view showing the layout of the output transistor section in the IO cell 10B shown in FIG. 2(b) in this embodiment.
  • 5 and 6 are plan views showing FIG. 4 divided into layers, FIG. 5 showing the configuration of the local wiring and lower layers, and FIG. 6 showing the configuration of the local wiring and higher layers.
  • show. 7A and 7B are cross-sectional views showing the cross-sectional structure of the layout of FIG. The cross-sectional structure of Y3' is shown.
  • the left portion of the drawing corresponds to the N conductivity type output transistor section 103 forming the transistor N1, and the right portion of the drawing corresponds to the P conductivity type output transistor section 104 forming the transistor P1.
  • Fin FETs Field Effect Transistors
  • the power wirings 6 and 7 shown in FIG. 2B are formed in the M2 wiring layer.
  • the power supply wiring 7 for supplying VSS is provided on the N-conductivity type output transistor section 103
  • the power supply wiring 6 for supplying VDDIO is provided on the P-conductivity type output transistor section 104 .
  • the N conductivity type output transistor section 103 has three sections 103a, 103b, and 103c each having five fins 21 extending in parallel in the X direction.
  • Embedded power supply wirings 11 extending in the X direction are arranged above and below the portions 103a, 103b, and 103c.
  • the embedded power supply wiring 11 supplies VSS.
  • a gate line 22 extending in the Y direction is arranged over portions 103a, 103b and 103c.
  • a FinFET is formed by the Fin 21 and the gate wiring 22 .
  • a local wiring 31 extending in the Y direction is commonly connected to the terminals of the fins 21 serving as the sources of the FinFETs.
  • the local wiring 31 is connected to the embedded power supply wiring 11 through vias, and supplies VSS to the source of the FinFET.
  • a local wiring 32 extending in the Y direction is commonly connected to terminals of the fins 21 serving as drains of the FinFETs.
  • the local wiring 31 is connected via vias to the M1 wiring 41 extending in the X direction.
  • the M1 wiring 41 is arranged at a position overlapping the embedded power supply wiring 11 in plan view.
  • the M1 wiring 41 is connected via a via to the power supply wiring 7 formed in the M2 wiring layer.
  • the local wiring 32 is connected via a via to the M1 wiring 42 extending in the X direction.
  • the M1 wiring 42 is connected to the M2 wiring 51 via vias.
  • the M1 wiring 42 and the M2 wiring 51 correspond to output wirings.
  • the M2 wiring 51 is connected to an upper layer pad electrode (not shown).
  • the configuration of the P-conductivity type output transistor section 104 is also substantially the same as that of the N-conductivity type output transistor section 103 .
  • the P conductivity type output transistor section 104 has three sections 104a, 104b and 104c each having five fins 23 extending in parallel in the Y direction.
  • Embedded power supply wirings 12 extending in the X direction are arranged above and below the portions 104a, 104b, and 104c in the drawing.
  • the embedded power wiring 12 supplies VDDIO.
  • a gate line 24 extending in the Y direction is arranged across portions 104a, 104b and 104c.
  • a FinFET is formed by the Fin 23 and the gate wiring 24 .
  • a local wiring 33 extending in the Y direction is commonly connected to the terminals of the fins 23 serving as the sources of the FinFETs.
  • the local wiring 33 is connected to the embedded power supply wiring 12 via vias and supplies VDDIO to the source of the FinFET.
  • a local wiring 34 extending in the Y direction is commonly connected to terminals of the fins 23 serving as drains of the FinFETs.
  • the local wiring 33 is connected via vias to the M1 wiring 43 extending in the X direction.
  • the M1 wiring 43 is arranged at a position overlapping the embedded power supply wiring 12 in plan view.
  • the M1 wiring 43 is connected via a via to the power supply wiring 6 formed in the M2 wiring layer.
  • the local wiring 34 is connected to the M1 wiring 42 extending in the X direction via vias.
  • the power supply wiring for supplying VSS the power supply wiring 11 is formed in the embedded wiring layer, the power supply wiring 41 is formed in the M1 wiring layer, and the power supply wiring 7 is formed in the M2 wiring layer. .
  • the resistance value of the VSS supply path is lowered, so that the power supply wirings 7 and 41 can be thinned.
  • the power supply wirings for supplying VDDIO the power supply wiring 12 is formed in the embedded wiring layer, the power supply wiring 43 is formed in the M1 wiring layer, and the power supply wiring 6 is formed in the M2 wiring layer.
  • the resistance value of the VDDIO supply path is lowered, so that the power supply wirings 6 and 43 can be thinned.
  • the output wiring 42 of the M1 wiring layer and the output wiring 51 of the M2 wiring layer can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal.
  • FIG. 8 is a plan view showing the layout of the output transistor section in the IO cell 10A shown in FIG. 2(a). Note that the cross-sectional structure can be easily analogized from FIG. 7, and the illustration is omitted here.
  • the upper portion of the drawing corresponds to the N conductivity type output transistor section 101 forming the transistor N1, and the lower portion of the drawing corresponds to the P conductivity type output transistor section 102 forming the transistor P1.
  • Fin FETs are formed in the N conductivity type output transistor section 101 and the P conductivity type output transistor section 102 .
  • the power wirings 6 and 7 shown in FIG. 2A are formed in the M1 wiring layer.
  • the power supply wiring 7 for supplying VSS is provided on the N-conductivity type output transistor section 101
  • the power supply wiring 6 for supplying VDDIO is provided on the P-conductivity type output transistor section 102 .
  • the N conductivity type output transistor section 101 has three sections 101a, 101b, and 101c each having five fins 21 extending in parallel in the X direction.
  • Embedded power supply wirings 13 extending in the X direction are arranged above and below the portions 101a, 101b, and 101c.
  • the embedded power supply wiring 13 supplies VSS.
  • a gate line 22 extending in the Y direction is arranged over portions 101a, 101b and 101c.
  • a FinFET is formed by the Fin 21 and the gate wiring 22 .
  • a local wiring 35 extending in the Y direction is commonly connected to the terminal of the fin 21 serving as the source of the FinFET.
  • the local wiring 35 is connected to the embedded power supply wiring 13 through vias, and supplies VSS to the source of the FinFET.
  • the local wiring 35 corresponds to power supply wiring.
  • the local wiring 35 is connected via a via to the power supply wiring 7 formed in the M1 wiring layer.
  • the P-conductivity type output transistor section 102 has three sections 102a, 102b, and 102c in which five fins 23 extending in parallel in the X direction are arranged.
  • Embedded power supply wirings 14 extending in the X direction are arranged above and below the portions 102a, 102b, and 102c.
  • the embedded power supply wiring 14 supplies VDDIO.
  • a gate line 24 extending in the Y direction is arranged across portions 102a, 102b and 102c.
  • a FinFET is formed by the Fin 23 and the gate wiring 24 .
  • a local wiring 37 extending in the Y direction is commonly connected to the terminals of the fins 23 serving as the sources of the FinFETs.
  • the local wiring 37 is connected to the embedded power supply wiring 14 via vias and supplies VDDIO to the source of the FinFET.
  • the local wiring 37 corresponds to power supply wiring.
  • the local wiring 37 is connected via vias to the power supply wiring 6 formed in the M1 wiring layer.
  • a terminal of the fin 21 serving as the drain of the FinFET in the N-conductivity output transistor section 101 and a terminal of the fin 23 serving as the drain of the FinFET in the P-conductivity output transistor section 102 share a local wiring 36 extending in the Y direction. It is connected to the.
  • the local wiring 36 is connected to the M1 wiring 45 via vias. Local wiring 36 and M1 wiring 45 correspond to output wiring.
  • the M1 wiring 45 is connected to an upper layer pad electrode (not shown).
  • the power supply wiring 13 is formed in the embedded wiring layer, the local wiring 35 is formed, and the power supply wiring 7 is formed in the M1 wiring layer as the power supply wiring for supplying VSS.
  • the resistance value of the VSS supply path is lowered, so that the power supply wiring 7 can be thinned.
  • the power supply wiring 14 is formed in the embedded wiring layer, the local wiring 37 is formed, and the power supply wiring 6 is formed in the M1 wiring layer.
  • the resistance value of the VDDIO supply path is reduced, so that the power supply wiring 6 can be thinned.
  • the output wiring 45 of the M1 wiring layer can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal.
  • an embedded power supply wiring 13 supplying VSS and an embedded power supply wiring 14 supplying VDDIO are formed between the transistor N1 and the transistor P1. Since the embedded power supply wiring is formed by embedding metal wiring in grooves provided in the substrate, wells in the substrate, STI, etc., it has the effect of reducing noise propagation through the substrate and the like. Therefore, by providing a buried power supply wiring between transistors N1 and P1, latch-up resistance can be improved.
  • FIG. 9 is a circuit diagram of an output circuit in a modification.
  • P-type transistors P21 and P22 are provided in series between the power supply VDDIO and the output signal line, and N-type transistors N21 and P22 are provided between the power supply VSS and the output signal line. N22 are arranged in series.
  • the output control circuit 21 outputs output control signals INP1, INP2, INN1 and INN2.
  • Transistor P21 receives output control signal INP1 at its gate, and transistor P22 receives output control signal INP2 at its gate.
  • Transistor N21 receives output control signal INN1 at its gate, and transistor N22 receives output control signal INN2 at its gate.
  • the output signal OUT is then supplied to an external connection pad.
  • the output control signals INP1, INP2, INN1 and INN2 are at low level, the output signal OUT is at high level (VDDIO), and when the output control signals INP1, INP2, INN1 and INN2 are at high level, the output signal OUT is at low level. (VSS).
  • One of the output control signals INP1 and INP2 may be at the fixed potential (VSS) and one of the output control signals INN1 and INN2 may be at the fixed potential (VDDIO).
  • FIG. 10 is a plan view showing the layout of the output transistor section in the IO cell 10B shown in FIG. 2(b) according to this modification.
  • the left portion of the drawing corresponds to the N conductivity type output transistor section 103 that constitutes the transistors N21 and N22
  • the right portion of the drawing corresponds to the P conductivity type output transistor section 104 that constitutes the transistors P21 and P22. do.
  • Fin FETs are formed in the N conductivity type output transistor section 103 and the P conductivity type output transistor section 104 .
  • the power wirings 6 and 7 shown in FIG. 2B are formed in the M2 wiring layer.
  • the power supply wiring 7 for supplying VSS is provided on the N-conductivity type output transistor section 103
  • the power supply wiring 6 for supplying VDDIO is provided on the P-conductivity type output transistor section 104 .
  • the layout of FIG. 10 has a longer fin length because the transistors are arranged in series in two stages, and two gate wirings are arranged between the local wirings.
  • the basic configuration is the same as that of the above-described embodiment, and detailed description will be omitted.
  • the M1 wiring 44 is connected to the M2 wiring 52, and the M2 wiring 52 is connected to an upper layer pad electrode (not shown).
  • FIG. 11 is a plan view showing the layout of the output transistor section in the IO cell 10A shown in FIG. 2(a) in this modification.
  • the upper portion of the drawing corresponds to the N conductivity type output transistor section 101 forming the transistors N21 and N22
  • the lower portion of the drawing corresponds to the P conductivity type output transistor section 102 forming the transistors P21 and P22.
  • Fin FETs are formed in the N conductivity type output transistor section 101 and the P conductivity type output transistor section 102 .
  • the power wirings 6 and 7 shown in FIG. 2B are formed in the M1 wiring layer.
  • the power supply wiring 7 for supplying VSS is provided on the N-conductivity type output transistor section 101
  • the power supply wiring 6 for supplying VDDIO is provided on the P-conductivity type output transistor section 102 .
  • the layout of FIG. 11 has two tiers of transistors in series, so the length of the fin is longer, and two gate wirings are arranged between the local wirings.
  • the basic configuration is the same as that of the above-described embodiment, and detailed description will be omitted.
  • the M1 wiring 46 is connected to an upper layer pad electrode (not shown).
  • the same effects as those of the above-described embodiment can be obtained. That is, in the layout of FIG. 10, the output wiring 44 of the M1 wiring layer and the output wiring 52 of the M2 wiring layer can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal. In the layout of FIG. 11, the output wiring 46 of the M1 wiring layer can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal.
  • an embedded power supply wiring for supplying VSS and an embedded power supply wiring for supplying VDDIO are formed between the transistor N1 and the transistor P1. Since the embedded power supply wiring is formed by embedding metal wiring in grooves provided in the substrate, wells in the substrate, STI, etc., it has the effect of reducing noise propagation through the substrate and the like. Therefore, by providing a buried power supply wiring between transistors N1 and P1, latch-up resistance can be improved.
  • FIG. 12 is a diagram showing the overall configuration of a semiconductor integrated circuit device according to the second embodiment.
  • a semiconductor integrated circuit device 200 is configured by stacking a first semiconductor chip 201 (chip A) and a second semiconductor chip 202 (chip B). In the stacked portion, the back surface of the first semiconductor chip 201 and the main surface of the second semiconductor chip 202 face each other.
  • the first semiconductor chip 201 is formed with a circuit including a transistor that constitutes an output buffer, and is also formed with an embedded power supply wiring.
  • the second semiconductor chip 202 has power supply wirings connected to embedded power supply wirings formed in the first semiconductor chip 201 .
  • the embedded power wiring formed in the first semiconductor chip 201 and the power wiring formed in the second semiconductor chip 202 are connected via a through silicon via (TSV).
  • TSV through silicon via
  • the plan view of the semiconductor integrated circuit device 200 shown in FIG. 12 is the same as in FIG. That is, the first semiconductor chip 201 includes a core region 2 in which an internal core circuit is formed, and an IO region 3 provided around the core region 2 and in which an interface circuit (IO circuit) is formed.
  • An IO cell array 5 is provided in the IO region 3 so as to surround the core region 2 in the peripheral portion of the semiconductor integrated circuit device 200 .
  • a plurality of IO cells 10 forming an interface circuit are arranged in the IO cell column 5 .
  • the power wirings 6 and 7 extending in the direction in which the IO cells 10 are arranged are formed on the second semiconductor chip 202 .
  • the simple configuration of the IO cells 10A and 10B is the same as in FIG. 2, and the circuit diagram of the output circuit is the same as in FIG.
  • FIG. 13 is a plan view showing the layout of the output transistor section in the IO cell 10B shown in FIG. 2(b) in this embodiment.
  • the layout of FIG. 13 corresponds to the circuit diagram of FIG. 14 to 16 are plan views showing FIG. 13 divided into layers.
  • 14 shows the configuration of the power supply wiring of the second semiconductor chip 202 and the embedded power supply wiring and fins of the first semiconductor chip 201
  • FIG. FIG. 16 shows the configuration of the local wiring of the first semiconductor chip 201 and the upper layers.
  • 17A and 17B are cross-sectional views showing the cross-sectional structure of the layout of FIG. The cross-sectional structure of Y3' is shown.
  • the left portion of the drawing corresponds to the N conductivity type output transistor portion 103 forming the transistor N1, and the right portion of the drawing corresponds to the P conductivity type output transistor portion 104 forming the transistor P1.
  • Fin FETs Field Effect Transistors
  • the power wirings 6 and 7 shown in FIG. 2B are formed on the second semiconductor chip 202 .
  • the power supply wiring 7 for supplying VSS is provided at a position overlapping with the N-conductivity type output transistor section 103 in plan view
  • the power supply wiring 6 for supplying VDDIO is provided at a position overlapping with the P-conductivity type output transistor section 104 in plan view. It is
  • the N conductivity type output transistor section 103 has three sections 103a, 103b, and 103c each having five fins 21 extending in parallel in the X direction.
  • Embedded power supply wirings 11 extending in the X direction are arranged above and below the portions 103a, 103b, and 103c in the drawing.
  • the embedded power supply wiring 11 supplies VSS.
  • the embedded power supply wiring 11 is connected to the power supply wiring 7 of the second semiconductor chip 202 via the TSV.
  • a gate wiring 22 extending in the Y direction is arranged over the portions 103a, 103b, and 103c.
  • a FinFET is formed by the Fin 21 and the gate wiring 22 .
  • a local wiring 31 extending in the Y direction is commonly connected to the terminal of the fin 21 serving as the source of the FinFET.
  • the local wiring 31 is connected to the embedded power supply wiring 11 through vias, and supplies VSS to the source of the FinFET.
  • a local wiring 32 extending in the Y direction is commonly connected to terminals of the fins 21 serving as drains of the FinFETs.
  • the local wiring 32 is connected via a via to the M1 wiring 242 extending in the X direction.
  • the M1 wiring 242 is connected to the M2 wiring 251 through vias 261 .
  • the M1 wiring 242 and the M2 wiring 251 correspond to output wirings.
  • the M2 wiring 251 is connected to an upper layer pad electrode (not shown).
  • the P-conductivity type output transistor section 104 has three sections 104a, 104b, and 104c each having five fins 23 extending in parallel in the X direction.
  • Embedded power supply wirings 12 extending in the X direction are arranged above and below the portions 104a, 104b, and 104c in the drawing.
  • the embedded power wiring 12 supplies VDDIO.
  • the embedded power wiring 12 is connected to the power wiring 6 of the second semiconductor chip 202 via the TSV.
  • a gate wiring 24 extending in the Y direction is arranged over the portions 104a, 104b, and 104c.
  • a FinFET is formed by the Fin 23 and the gate wiring 24 .
  • a local wiring 33 extending in the Y direction is commonly connected to the terminals of the fins 23 serving as the sources of the FinFETs.
  • the local wiring 33 is connected to the embedded power supply wiring 12 via vias and supplies VDDIO to the source of the FinFET.
  • a local wiring 34 extending in the Y direction is commonly connected to terminals of the fins 23 serving as drains of the FinFETs.
  • the local wiring 34 is connected via a via to the M1 wiring 242 extending in the X direction.
  • the power wirings 6 and 7 of the second semiconductor chip 202 overlap the M2 wirings 251 of the first semiconductor chip 201 in plan view. Also, the arrangement position of the via 261 connecting the M1 wiring 242 and the M2 wiring 251 overlaps with the power supply wirings 6 and 7 of the second semiconductor chip 202 in plan view.
  • the power wiring 11 formed in the embedded wiring layer of the first semiconductor chip 201 and the power wiring 7 formed in the second semiconductor chip 202 are formed as power wiring for supplying VSS. ing.
  • the resistance value of the VSS supply path can be reduced without providing the power wiring in the M1 wiring layer of the first semiconductor chip 201 .
  • power supply wirings for supplying VDDIO power supply wirings 12 formed in the embedded wiring layer of the first semiconductor chip 201 and power supply wirings 6 formed in the second semiconductor chip 202 are formed.
  • the resistance value of the VDDIO supply path can be reduced without providing the power wiring in the M1 wiring layer of the first semiconductor chip 201 .
  • the output wiring 242 of the M1 wiring layer and the output wiring 251 of the M2 wiring layer can be thickened, and the number of vias 261 connecting them can be increased.
  • a large current can flow through the
  • the power supply wirings 6 and 7 formed on the second semiconductor chip 202 also overlap the output wiring 251 in a plan view, and can be made thicker.
  • FIG. 18 is a plan view showing the layout of the output transistor section in the IO cell 10A shown in FIG. 2(a) in this embodiment. Note that the cross-sectional structure can be easily analogized from FIG. 17, and the illustration is omitted here.
  • the upper portion of the drawing corresponds to the N conductivity type output transistor section 101 forming the transistor N1, and the lower portion of the drawing corresponds to the P conductivity type output transistor section 102 forming the transistor P1.
  • Fin FETs are formed in the N conductivity type output transistor section 101 and the P conductivity type output transistor section 102 .
  • the power wirings 6 and 7 shown in FIG. 2A are formed on the second semiconductor chip 202 .
  • the power wiring 7 for supplying VSS is provided at a position overlapping with the N-conductivity type output transistor section 101 in plan view
  • the power wiring 6 for supplying VDDIO is provided at a position overlapping with the P-conductivity type output transistor section 102 in plan view. It is
  • the N conductivity type output transistor section 101 has three sections 101a, 101b, and 101c each having five fins 21 extending in parallel in the X direction.
  • Embedded power supply wirings 13 extending in the X direction are arranged above and below the portions 101a, 101b, and 101c in the drawing.
  • the embedded power supply wiring 13 supplies VSS.
  • the embedded power supply wiring 13 is connected to the power supply wiring 7 of the second semiconductor chip 202 via the TSV.
  • a gate wiring 22 extending in the Y direction is arranged over the portions 101a, 101b, and 101c.
  • a FinFET is formed by the Fin 21 and the gate wiring 22 .
  • a local wiring 35 extending in the Y direction is commonly connected to the terminals of the fins 21 serving as the sources of the FinFETs.
  • the local wiring 35 is connected to the embedded power supply wiring 13 through vias, and supplies VSS to the source of the FinFET.
  • the P-conductivity type output transistor section 102 has three sections 102a, 102b, and 102c in which five fins 23 extending in parallel in the X direction are arranged.
  • Embedded power supply wirings 14 extending in the X direction are arranged above and below the portions 102a, 102b, and 102c in the drawing.
  • the embedded power supply wiring 14 supplies VDDIO.
  • the embedded power supply wiring 14 is connected to the power supply wiring 6 of the second semiconductor chip 202 via the TSV.
  • a gate wiring 24 extending in the Y direction is arranged over the portions 102a, 102b, and 102c.
  • a FinFET is formed by the Fin 23 and the gate wiring 24 .
  • a local wiring 37 extending in the Y direction is commonly connected to the terminals of the fins 23 serving as the sources of the FinFETs.
  • the local wiring 37 is connected to the embedded power supply wiring 14 via vias and supplies VDDIO to the source of the FinFET.
  • a terminal of the fin 21 serving as the drain of the FinFET in the N-conductivity output transistor section 101 and a terminal of the fin 23 serving as the drain of the FinFET in the P-conductivity output transistor section 102 share a local wiring 36 extending in the Y direction. It is connected to the. Local wiring 36 is connected to M1 wiring 245 via via 262 . Local wiring 36 and M1 wiring 245 correspond to output wiring. The M1 wiring 245 is connected to an upper layer pad electrode (not shown).
  • the power wirings 6 and 7 of the second semiconductor chip 202 overlap the M1 wirings 245 of the first semiconductor chip 201 in plan view. Also, the arrangement position of the via 262 connecting the local wiring 36 and the M1 wiring 245 overlaps with the power supply wirings 6 and 7 of the second semiconductor chip 202 in plan view.
  • the power wiring 13 formed in the embedded wiring layer of the first semiconductor chip 201 and the power wiring 7 formed in the second semiconductor chip 202 are formed as the power wiring for supplying VSS. ing.
  • the resistance value of the VSS supply path can be lowered without providing the power wiring in the M1 wiring layer of the first semiconductor chip 201 .
  • the power supply wirings 14 formed in the embedded wiring layer of the first semiconductor chip 201 and the power supply wirings 6 formed in the second semiconductor chip 202 are formed.
  • the resistance value of the VDDIO supply path can be reduced without providing the power wiring in the M1 wiring layer of the first semiconductor chip 201 .
  • the output wiring 245 of the M1 wiring layer can be thickened, and the number of vias 262 for connecting to the local wiring 36 can be increased, so that a large current can flow to the output terminal. can flow.
  • the power supply wirings 6 and 7 formed on the second semiconductor chip 202 also overlap the output wiring 245 in a plan view, and can be made thicker.
  • the power supply wirings 6 and 7 formed on the second semiconductor chip 202 may be of a single layer or may be of multiple layers.
  • the wiring direction is not limited to the one shown here.
  • each layer may be extended in a direction perpendicular to each other to form a mesh-like power wiring. This makes it possible to further strengthen the power supply.
  • both the VSS power supply wiring and the VDDIO power supply wiring are formed on the second semiconductor chip 202, but only one of the power supply wirings may be formed on the second semiconductor chip 202. .
  • the output transistor has a two-stage configuration, it can be similarly configured.
  • the BPR that is, the power supply wiring formed in the embedded wiring layer extends in the X direction.
  • the BPR extends in the Y direction.
  • Configuration example 1 corresponds to the first embodiment.
  • the circuit configuration of the output circuit is as shown in the circuit diagram of FIG.
  • FIG. 19 is a plan view showing the layout of the output transistor section in the IO cell 10B shown in FIG. 2(b) in this configuration example.
  • 20 and 21 are plan views showing FIG. 19 divided into layers, FIG. 20 showing the configuration of the local wiring and lower layers, and FIG. 21 showing the configuration of the local wiring and higher layers.
  • show. 19 to 21 are diagrams corresponding to FIGS. 4 to 6 shown in the first embodiment, and explanations of configurations that can be easily guessed from the description of the first embodiment may be omitted.
  • the left portion of the drawing corresponds to the N conductivity type output transistor portion 103 forming the transistor N1, and the right portion of the drawing corresponds to the P conductivity type output transistor portion 104 forming the transistor P1.
  • Fin FETs Field Effect Transistors
  • the power wirings 6 and 7 shown in FIG. 2B are formed in the M2 wiring layer.
  • the power supply wiring 7 for supplying VSS is provided on the N-conductivity type output transistor section 103
  • the power supply wiring 6 for supplying VDDIO is provided on the P-conductivity type output transistor section 104 .
  • an output wiring 51 is formed in the M2 wiring layer.
  • the M2 wiring 51 is connected to an upper layer pad electrode (not shown).
  • the N conductivity type output transistor section 103 has ten fins 21 extending in parallel in the X direction.
  • Embedded power supply wirings 311 extending in the Y direction are arranged on the left and right sides of the fin 21 in the drawing, respectively.
  • the embedded power supply wiring 311 supplies VSS.
  • a gate wiring 22 extending in the Y direction over ten fins 21 is arranged.
  • a FinFET is formed by the Fin 21 and the gate wiring 22 .
  • a local wiring 330 extending in the Y direction is formed in a layer above the embedded power supply wiring 311 so as to overlap the embedded power supply wiring 311 in a plan view.
  • the local wiring 330 is connected to the underlying embedded power supply wiring 311 via vias.
  • a local wiring 331 extending in the Y direction is commonly connected to the terminal of the fin 21 serving as the source of the FinFET.
  • the local wiring 331 is connected to the local wiring 330 via five M1 wirings 341 extending in parallel in the X direction, and supplies VSS to the source of the FinFET.
  • the M1 wiring 341 is connected via vias to the power supply wiring 7 formed in the M2 wiring layer.
  • a local wiring 332 extending in the Y direction is commonly connected to the terminals of the fins 21 serving as the drains of the finFETs.
  • the local wiring 332 is connected via a via to the M1 wiring 342 extending in parallel in the X direction.
  • the M1 wiring 342 is connected to the M2 wiring 51 via vias.
  • the configuration of the P-conductivity type output transistor section 104 is also substantially the same as that of the N-conductivity type output transistor section 103 .
  • Ten fins 23 extending in parallel in the X direction are arranged in the P conductivity type output transistor section 104 .
  • Embedded power supply wirings 312 extending in the Y direction are arranged on the left and right sides of the fin 23 in the drawing, respectively.
  • the embedded power wiring 312 supplies VDDIO.
  • a gate wiring 24 extending in the Y direction over ten fins 23 is arranged.
  • a FinFET is formed by the Fin 23 and the gate wiring 24 .
  • a local wiring 335 extending in the Y direction is formed on the upper layer of the embedded power supply wiring 312 so as to overlap with the embedded power supply wiring 312 in plan view.
  • the local wiring 335 is connected to the underlying embedded power supply wiring 312 via vias.
  • a local wiring 333 extending in the Y direction is commonly connected to the terminals of the fins 23 serving as the sources of the FinFETs.
  • the local wiring 333 is connected to the local wiring 335 via five M1 wirings 343 extending in parallel in the X direction, and supplies VDDIO to the source of the FinFET.
  • the M1 wiring 343 is connected via a via to the power supply wiring 6 formed in the M2 wiring layer.
  • a local wiring 334 extending in the Y direction is commonly connected to the terminals of the fins 23 serving as the drains of the finFETs. Similar to the local wiring 332, the local wiring 334 is connected via vias to five M1 wirings 342 extending in parallel in the X direction.
  • the power supply wiring for supplying VSS the power supply wiring 311 is formed in the embedded wiring layer, the local wiring 330 is formed, the power supply wiring 341 is formed in the M1 wiring layer, and the power supply wiring is formed in the M2 wiring layer.
  • a wiring 7 is formed.
  • the resistance value of the VSS supply path is lowered, so that the power supply wiring 7 can be thinned.
  • a power supply wiring 312 is formed in the embedded wiring layer, a local wiring 335 is formed, a power supply wiring 343 is formed in the M1 wiring layer, and a power supply wiring 6 is formed in the M2 wiring layer.
  • the resistance value of the VDDIO supply path is reduced, so that the power supply wiring 6 can be thinned.
  • the output wiring 51 of the M2 wiring layer can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal.
  • an embedded power supply wiring 311 supplying VSS and an embedded power supply wiring 312 supplying VDDIO are formed between the transistor N1 and the transistor P1. Since the embedded power supply wiring is formed by embedding metal wiring in grooves provided in the substrate, wells in the substrate, STI, etc., it has the effect of reducing noise propagation through the substrate and the like. Therefore, by providing embedded power supply wirings 311 and 312 between transistors N1 and P1, latch-up resistance can be improved.
  • FIG. 22 is a plan view showing the layout of the output transistor section in the IO cell 10A shown in FIG. 2(a) in this configuration example.
  • FIG. 22 is a diagram corresponding to FIG. 8 shown in the first embodiment, and the description of the configuration that can be easily guessed from the description of the first embodiment may be omitted.
  • the upper portion of the drawing corresponds to the N conductivity type output transistor section 101 forming the transistor N1, and the lower portion of the drawing corresponds to the P conductivity type output transistor section 102 forming the transistor P1.
  • Fin FETs are formed in the N conductivity type output transistor section 101 and the P conductivity type output transistor section 102 .
  • the power wirings 6 and 7 shown in FIG. 2A are formed in the M1 wiring layer.
  • the power supply wiring 7 for supplying VSS is provided on the N-conductivity type output transistor section 101
  • the power supply wiring 6 for supplying VDDIO is provided on the P-conductivity type output transistor section 102 .
  • the N conductivity type output transistor section 101 has ten fins 21 extending in parallel in the X direction.
  • Embedded power supply wirings 313 extending in the Y direction are arranged on the left and right sides of the fin 21 in the drawing, respectively.
  • the embedded power supply wiring 313 supplies VSS.
  • a gate wiring 22 extending in the Y direction over ten fins 21 is arranged.
  • a FinFET is formed by the Fin 21 and the gate wiring 22 .
  • a local wiring 336 extending in the Y direction is formed on the upper layer of the embedded power supply wiring 313 so as to overlap with the embedded power supply wiring 313 in plan view.
  • the local wiring 336 is connected to the underlying embedded power supply wiring 313 via vias. Also, the local wiring 336 is connected to the power supply wiring 7 formed in the upper M1 wiring layer through vias.
  • a local wiring 337 extending in the Y direction is commonly connected to the terminal of the fin 21 serving as the source of the FinFET.
  • the local wiring 337 is connected to the power supply wiring 7 formed in the M1 wiring layer via vias, and supplies VSS to the source of the FinFET.
  • the P-type output transistor section 102 has ten fins 23 extending in parallel in the X direction.
  • Embedded power supply wirings 314 extending in the Y direction are arranged on the left and right sides of the fin 23 in the drawing, respectively.
  • the embedded power wiring 314 supplies VDDIO.
  • a gate wiring 24 extending in the Y direction over ten fins 23 is arranged.
  • a FinFET is formed by the Fin 23 and the gate wiring 24 .
  • a local wiring 340 extending in the Y direction is formed in a layer above the embedded power supply wiring 314 so as to overlap the embedded power supply wiring 314 in a plan view.
  • the local wiring 340 is connected to the underlying embedded power supply wiring 314 via vias. Also, the local wiring 340 is connected to the power supply wiring 6 formed in the upper M1 wiring layer through vias.
  • a local wiring 338 extending in the Y direction is commonly connected to the terminals of the fins 23 serving as the sources of the FinFETs.
  • the local wiring 338 is connected to the power supply wiring 6 formed in the M1 wiring layer via vias, and supplies VDDIO to the source of the FinFET.
  • a local wiring 339 extending in the Y direction is common to the terminal of the fin 21 serving as the drain of the FinFET in the N-conductivity output transistor section 101 and the terminal of the fin 23 serving as the drain of the FinFET in the P-conductivity output transistor section 102 . It is connected to the.
  • the local wiring 339 is connected via a via to the output wiring 45 formed in the M1 wiring layer.
  • the M1 wiring 45 is connected to an upper layer pad electrode (not shown).
  • the power supply wiring for supplying VSS the power supply wiring 313 is formed in the embedded wiring layer, the local wirings 336 and 337 are formed, and the power supply wiring 7 is formed in the M1 wiring layer.
  • the resistance value of the VSS supply path is lowered, so that the power supply wiring 7 can be thinned.
  • a power supply wiring 314 is formed in the embedded wiring layer, local wirings 338 and 340 are formed, and a power supply wiring 6 is formed in the M1 wiring layer.
  • the resistance value of the VDDIO supply path is reduced, so that the power supply wiring 6 can be thinned.
  • the output wiring 45 of the M1 wiring layer can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal.
  • Configuration example 2 corresponds to the circuit diagram of FIG. 9 according to the modification of the first embodiment
  • Configuration example 2 corresponds to a modification of the first embodiment.
  • the circuit configuration of the output circuit is as shown in the circuit diagram of FIG.
  • FIG. 23 is a plan view showing the layout of the output transistor section in the IO cell 10B shown in FIG. 2(b) in this configuration example.
  • 24 and 25 are plan views showing FIG. 23 divided into layers, FIG. 24 showing the configuration of the local wiring and lower layers, and FIG. 25 showing the configuration of the local wiring and higher layers.
  • show. 23 to 25 are diagrams corresponding to FIG. 10 shown in the modified example of the first embodiment, and the description of the configuration that can be easily guessed from the description of the modified example of the first embodiment may be omitted. be.
  • the left portion of the drawing corresponds to the N conductivity type output transistor portion 103 forming the transistors N21 and N22, and the right portion of the drawing corresponds to the P conductivity type output transistor portion forming the transistors P21 and P22.
  • Fin FETs are formed in the N conductivity type output transistor section 103 and the P conductivity type output transistor section 104 .
  • the power wirings 6 and 7 shown in FIG. 2B are formed in the M2 wiring layer.
  • the power supply wiring 7 for supplying VSS is provided on the N-conductivity type output transistor section 103
  • the power supply wiring 6 for supplying VDDIO is provided on the P-conductivity type output transistor section 104 .
  • an output wiring 52 is formed in the M2 wiring layer.
  • the M2 wiring 52 is connected to an upper layer pad electrode (not shown).
  • the layouts of FIGS. 23 to 25 have longer fins because the transistors are arranged in series in two stages, and two gate wirings are provided between the local wirings. are placed.
  • the basic configuration is the same as that of configuration example 1 described above, and detailed description thereof will be omitted.
  • the output wiring 52 of the M2 wiring layer can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal.
  • FIG. 26 is a modified example of the configuration of FIG.
  • the series-connected transistors N21 and N22 are configured by a single fin, and the serially-connected transistors P21 and P22 are configured by a single fin.
  • the fins forming the transistor N21 and the fins forming the transistor N22 are separated, and the fins forming the transistor P21 and the fin forming the transistor P22 are separated. ing. That is, the transistor N21 and the transistor N22 are configured independently of each other, and the structures forming the channel, gate, source and drain are separated from each other. Further, the transistor P21 and the transistor P22 are configured independently of each other, and the structures forming the channel, gate, source and drain are separated from each other.
  • an embedded power supply wiring 311 is formed between the transistor N21 and the transistor N22.
  • a local wiring 431 connected to a terminal serving as the drain of the fin of the transistor N21 and a local wiring 432 connected to a terminal serving as the source of the fin of the transistor N22 are connected to each other. are connected via an M1 wiring 441 extending in the direction.
  • an embedded power supply wiring 312 is formed between the transistor P21 and the transistor P22.
  • a local wiring 433 connected to a terminal serving as the drain of the fin of the transistor P21 and a local wiring 434 connected to a terminal serving as the source of the fin of the transistor P22 are connected to each other. are connected via an M1 wiring 442 extending in the direction.
  • the transistors N21 and N22 are formed by fins separated from each other, and the transistors P21 and P22 are formed by fins separated from each other. Thereby, the ESD resistance of the semiconductor integrated circuit device can be improved.
  • FIG. 27 is a plan view showing the layout of the output transistor section in the IO cell 10A shown in FIG. 2(a) in this configuration example.
  • FIG. 27 is a diagram corresponding to FIG. 11 showing the modified example of the first embodiment, and the description of the configuration that can be easily guessed from the description of the first embodiment may be omitted.
  • the upper portion of the drawing corresponds to the N conductivity type output transistor section 101 forming the transistors N21 and N22
  • the lower portion of the drawing corresponds to the P conductivity type output transistor section 102 forming the transistors P21 and P22.
  • Fin FETs are formed in the N conductivity type output transistor section 101 and the P conductivity type output transistor section 102 .
  • the power wirings 6 and 7 shown in FIG. 2B are formed in the M1 wiring layer.
  • the power supply wiring 7 for supplying VSS is provided on the N-conductivity type output transistor section 101
  • the power supply wiring 6 for supplying VDDIO is provided on the P-conductivity type output transistor section 102 .
  • an output wiring 45 is formed in the M1 wiring layer.
  • the output wiring 45 of the M1 wiring layer can be thickened while suppressing an increase in the area of the output circuit. Therefore, a large current can flow through the output terminal.
  • FIG. 28 is a modified example of the configuration of FIG.
  • the series-connected transistors N21 and N22 are configured by a series of fins
  • the series-connected transistors P21 and P22 are configured by a series of fins.
  • the fins forming the transistor N21 and the fins forming the transistor N22 are separated, and the fins forming the transistor P21 and the fin forming the transistor P22 are separated. ing. That is, the transistor N21 and the transistor N22 are configured independently of each other, and the structures forming the channel, gate, source and drain are separated from each other.
  • the transistor P21 and the transistor P22 are configured independently of each other. The structures that make up the channel, gate, source and drain are isolated from each other.
  • an embedded power supply wiring 313 is formed between the transistor N21 and the transistor N22.
  • a local wiring 435 connected to a terminal serving as the drain of the fin of the transistor N21 and a local wiring 436 connected to a terminal serving as the source of the fin of the transistor N22 are connected to each other. are connected via an M1 wiring 443 extending in the direction.
  • an embedded power supply wiring 314 is formed between the transistor P21 and the transistor P22. Then, a local wiring 437 connected to a terminal serving as the drain of the fin of the transistor P21 and a local wiring 438 connected to a terminal serving as the source of the fin of the transistor P22 are connected to each other. are connected via an M1 wiring 444 extending in the direction.
  • the transistors N21 and N22 are formed by fins separated from each other, and the transistors P21 and P22 are formed by fins separated from each other. Thereby, the ESD resistance of the semiconductor integrated circuit device can be improved.
  • Configuration example 3 corresponds to the above-described second embodiment.
  • the overall configuration of the semiconductor integrated circuit device is as shown in FIG. 12, and the circuit configuration of the output circuit is as shown in the circuit diagram of FIG.
  • FIG. 29 is a plan view showing the layout of the output transistor section in the IO cell 10B shown in FIG. 2(b) in the third configuration example.
  • the layout of FIG. 29 corresponds to the circuit diagram of FIG. 30 to 32 are plan views showing FIG. 29 divided into layers.
  • 30 shows the configuration of the power supply wiring of the second semiconductor chip 202 and the embedded power supply wiring and fins of the first semiconductor chip 201
  • FIG. FIG. 32 shows the configuration of the local wiring of the first semiconductor chip 201 and the upper layers.
  • 29 to 32 are diagrams corresponding to FIGS. 13 to 16 shown in the second embodiment, and explanations of configurations that can be easily guessed from the description of the second embodiment may be omitted.
  • the left portion of the drawing corresponds to the N conductivity type output transistor portion 103 forming the transistor N1
  • the right portion of the drawing corresponds to the P conductivity type output transistor portion 104 forming the transistor P1.
  • Fin FETs Field Effect Transistors
  • the power wirings 6 and 7 shown in FIG. 2B are formed on the second semiconductor chip 202 .
  • the power supply wiring 7 for supplying VSS is provided at a position overlapping with the N-conductivity type output transistor section 103 in plan view, and the power supply wiring 6 for supplying VDDIO is provided at a position overlapping with the P-conductivity type output transistor section 104 in plan view. It is
  • the N conductivity type output transistor section 103 has ten fins 21 extending in parallel in the X direction.
  • Embedded power supply wirings 511 extending in the Y direction are arranged on the left and right sides of the fin 21 in the drawing.
  • An embedded power supply wiring 511 supplies VSS.
  • the embedded power wiring 511 is connected to the power wiring 7 of the second semiconductor chip 202 via the TSV.
  • a gate wiring 22 extending in the Y direction over ten fins 21 is arranged.
  • a FinFET is formed by the Fin 21 and the gate wiring 22 .
  • a local wiring 530 extending in the Y direction is formed on the upper layer of the embedded power supply wiring 511 so as to overlap with the embedded power supply wiring 511 in plan view.
  • the local wiring 530 is connected to the underlying embedded power supply wiring 511 via vias.
  • a local wiring 531 extending in the Y direction is commonly connected to the terminals of the fins 21 serving as the sources of the FinFETs.
  • the local wiring 531 is connected to the local wiring 530 via the M1 wiring 541 extending in the X direction, and supplies VSS to the source of the FinFET.
  • a local wiring 532 extending in the Y direction is commonly connected to the terminals of the fins 21 serving as the drains of the finFETs.
  • the local wiring 532 is connected via a via to the M1 wiring 542 extending in the X direction.
  • the M1 wiring 542 is connected to the M2 wiring 551 through vias 561 .
  • the M1 wiring 542 and the M2 wiring 551 correspond to output wirings.
  • the M2 wiring 551 is connected to an upper layer pad electrode (not shown).
  • the P-conductivity type output transistor section 104 has ten fins 23 extending in parallel in the X direction.
  • Embedded power supply wirings 512 extending in the Y direction are arranged on the left and right sides of the fin 23 in the drawing.
  • the embedded power supply wiring 512 supplies VDDIO.
  • the embedded power supply wiring 512 is connected to the power supply wiring 6 of the second semiconductor chip 202 via the TSV.
  • a gate wiring 24 extending in the Y direction over ten fins 23 is arranged.
  • a FinFET is formed by the Fin 23 and the gate wiring 24 .
  • a local wiring 535 extending in the Y direction is formed in a layer above the embedded power supply wiring 512 so as to overlap the embedded power supply wiring 512 in plan view.
  • the local wiring 535 is connected to the underlying embedded power supply wiring 512 via vias.
  • a local wiring 533 extending in the Y direction is commonly connected to the terminal of the fin 23 serving as the source of the FinFET.
  • the local wiring 533 is connected to the local wiring 535 via the M1 wiring 543 extending in the X direction, and supplies VDDIO to the source of the FinFET.
  • a local wiring 534 extending in the Y direction is commonly connected to the terminals of the fins 23 serving as the drains of the finFETs.
  • the local wiring 534 is connected via a via to the M1 wiring 542 extending in the X direction.
  • the power wirings 6 and 7 of the second semiconductor chip 202 overlap the M2 wirings 551 of the first semiconductor chip 201 in plan view. Also, the arrangement position of the via 561 connecting the M1 wiring 542 and the M2 wiring 551 overlaps with the power supply wirings 6 and 7 of the second semiconductor chip 202 in plan view.
  • the power wiring 511 formed in the embedded wiring layer of the first semiconductor chip 201 and the power wiring 7 formed in the second semiconductor chip 202 are formed as the power wiring for supplying VSS. ing.
  • the resistance value of the VSS supply path can be reduced even if the number of power supply wirings in the M1 wiring layer of the first semiconductor chip 201 is reduced.
  • power supply wirings for supplying VDDIO power supply wirings 512 formed in the embedded wiring layer of the first semiconductor chip 201 and power supply wirings 6 formed in the second semiconductor chip 202 are formed.
  • the resistance value of the VDDIO supply path can be reduced even if the power wiring of the M1 wiring layer of the first semiconductor chip 201 is reduced.
  • the output wiring 542 of the M1 wiring layer and the output wiring 551 of the M2 wiring layer can be thickened, and the number of vias 561 connecting them can be increased.
  • a large current can flow through the
  • the power supply wirings 6 and 7 formed on the second semiconductor chip 202 also overlap the output wiring 551 in a plan view, and can be made thicker.
  • an embedded power supply wiring 511 supplying VSS and an embedded power supply wiring 512 supplying VDDIO are formed between the transistor N1 and the transistor P1. Since the embedded power supply wiring is formed by embedding metal wiring in grooves provided in the substrate, wells in the substrate, STI, etc., it has the effect of reducing noise propagation through the substrate and the like. Therefore, by providing a buried power supply wiring between transistors N1 and P1, latch-up resistance can be improved.
  • FIG. 33 is a plan view showing the layout of the output transistor section in the IO cell 10A shown in FIG. 2(a) in the third configuration example.
  • FIG. 33 is a diagram corresponding to FIG. 18 shown in the second embodiment, and the description of the configuration that can be easily guessed from the description of the second embodiment may be omitted.
  • the upper portion of the drawing corresponds to the N conductivity type output transistor section 101 forming the transistor N1, and the lower portion of the drawing corresponds to the P conductivity type output transistor section 102 forming the transistor P1.
  • Fin FETs are formed in the N conductivity type output transistor section 101 and the P conductivity type output transistor section 102 .
  • the power wirings 6 and 7 shown in FIG. 2A are formed on the second semiconductor chip 202 .
  • the power wiring 7 for supplying VSS is provided at a position overlapping with the N-conductivity type output transistor section 101 in plan view
  • the power wiring 6 for supplying VDDIO is provided at a position overlapping with the P-conductivity type output transistor section 102 in plan view. It is
  • the N conductivity type output transistor section 101 has ten fins 21 extending in parallel in the X direction.
  • Embedded power supply wirings 513 extending in the Y direction are arranged on the left and right sides of the fin 21 in the drawing.
  • the embedded power supply wiring 513 supplies VSS.
  • the embedded power supply wiring 513 is connected to the power supply wiring 7 of the second semiconductor chip 202 via the TSV.
  • a gate wiring 22 extending in the Y direction over ten fins 21 is arranged.
  • a FinFET is formed by the Fin 21 and the gate wiring 22 .
  • a local wiring 536 extending in the Y direction is formed on the upper layer of the embedded power supply wiring 513 so as to overlap with the embedded power supply wiring 513 in plan view.
  • the local wiring 536 is connected to the buried power supply wiring 513 in the lower layer through vias.
  • a local wiring 537 extending in the Y direction is commonly connected to the terminals of the fins 21 serving as the sources of the FinFETs.
  • the local wiring 537 is connected to the local wiring 536 via the M1 wiring 545 extending in the X direction, and supplies VSS to the source of the FinFET.
  • the P-type output transistor section 102 has ten fins 23 extending in parallel in the X direction.
  • Embedded power supply wirings 514 extending in the Y direction are arranged on the left and right sides of the fin 23 in the drawing.
  • An embedded power supply wiring 514 supplies VDDIO.
  • the embedded power supply wiring 514 is connected to the power supply wiring 6 of the second semiconductor chip 202 via the TSV.
  • a gate wiring 24 extending in the Y direction over ten fins 23 is arranged.
  • a FinFET is formed by the Fin 23 and the gate wiring 24 .
  • a local wiring 540 extending in the Y direction is formed in a layer above the embedded power supply wiring 514 so as to overlap the embedded power supply wiring 514 in plan view.
  • the local wiring 540 is connected to the underlying embedded power supply wiring 514 via vias.
  • a local wiring 538 extending in the Y direction is commonly connected to the terminals of the fins 23 serving as the sources of the FinFETs.
  • Local wiring 538 is connected to local wiring 540 via M1 wiring 546 extending in the X direction to supply VDDIO to the source of the FinFET.
  • a local wiring 539 extending in the Y direction is common to the terminal of the fin 21 serving as the drain of the FinFET in the N-conductivity output transistor section 101 and the terminal of the fin 23 serving as the drain of the FinFET in the P-conductivity output transistor section 102 . It is connected to the. Local wire 539 is connected to M1 wire 547 via via 562 . Local wiring 539 and M1 wiring 547 correspond to output wirings. The M1 wiring 547 is connected to an upper layer pad electrode (not shown).
  • the power wirings 6 and 7 of the second semiconductor chip 202 overlap the M1 wirings 547 of the first semiconductor chip 201 in plan view. Also, the arrangement position of the via 562 connecting the local wiring 539 and the M1 wiring 547 overlaps with the power supply wirings 6 and 7 of the second semiconductor chip 202 in plan view.
  • the power supply wiring 513 formed in the embedded wiring layer of the first semiconductor chip 201 and the power supply wiring 7 formed in the second semiconductor chip 202 are formed as power supply wirings for supplying VSS. ing.
  • the resistance value of the VSS supply path can be reduced without providing the power wiring in the M1 wiring layer of the first semiconductor chip 201 .
  • power supply wirings for supplying VDDIO power supply wirings 514 formed in the embedded wiring layer of the first semiconductor chip 201 and power supply wirings 6 formed in the second semiconductor chip 202 are formed.
  • the resistance value of the VDDIO supply path can be reduced without providing the power wiring in the M1 wiring layer of the first semiconductor chip 201 .
  • the output wiring 547 of the M1 wiring layer can be thickened, and the number of vias 562 for connecting to the local wiring 539 can be increased, so that a large current can flow to the output terminal. can flow.
  • the power supply wirings 6 and 7 formed on the second semiconductor chip 202 overlap with the output wiring 547 in plan view, and can be made thicker.
  • the FinFET is formed in the transistor portion, but the transistor formed in the transistor portion is not limited to the FinFET, and may be, for example, a nanosheet FET. good too.

Abstract

半導体集積回路装置において、出力回路は、ＶＳＳと出力端子（ＯＵＴ）との間に接続されたトランジスタ（Ｎ１）を備える。埋め込み配線層に、ＶＳＳを供給する電源配線（１１）が形成され、その上層のＭ１配線層に、ＶＳＳを供給する電源配線（４１）が形成され、Ｍ２配線層に、電源配線（４１）と接続された電源配線（７）が形成されている。Ｍ１配線層に出力配線（４２）が形成され、Ｍ２配線層に出力配線（４２）と接続された出力配線（５１）が形成されている。

Description

出力回路
　本開示は、埋め込み電源配線（ＢＰＲ：Buried Power Rail）を備える半導体集積回路装置に関するものであり、特に、出力回路のレイアウト構造に関する。
　半導体集積回路装置は、入出力パッドを介して外部との信号の入出力を行う入出力回路を備える。入出力回路における出力回路については、大電流を流すために、そのレイアウト構造に十分な注意が必要である。
　半導体集積回路装置の高集積化のために、従来のようなトランジスタの上層に形成された金属配線層に設けられた電源配線ではなく、基板に埋め込まれる埋め込み配線（Buried Interconnect）層に設けられた金属配線による埋め込み電源配線（ＢＰＲ）を用いることが提案されている。
　特許文献１，２では、半導体集積回路装置における入出力回路のダイオード部分にＢＰＲを用いる技術が開示されている。
国際公開公報２０２０／２３５０８２号 国際公開公報２０２０／２３５０８４号
　しかしながら、特許文献１，２には、入出力回路における出力回路のように大電流を流す回路に関する具体的なレイアウト構造の開示はない。
　本開示は、ＢＰＲを備える半導体集積回路装置において、出力端子に大電流を流すことができる出力回路を実現することを目的とする。
　本開示の第１態様では、半導体集積回路から信号を出力するための出力回路は、第１電源電圧を供給する第１電源と、出力端子との間に接続された第１導電型の第１トランジスタと、埋め込み配線層に形成されており、第１方向に延びており、前記第１電源電圧を供給する第１電源配線と、前記埋め込み配線層より上層の第１配線層に形成されており、前記第１方向に延びており、前記第１電源電圧を供給する第２電源配線と、前記第１配線層より上層の第２配線層に形成されており、前記第１方向と垂直をなす第２方向に延びており、前記第２電源配線に接続された第３電源配線と、前記第１配線層に形成されており、前記第１方向に延びており、前記出力端子に接続される第１出力配線と、前記第２配線層に形成されており、前記第２方向に延びており、前記第１出力配線に接続された第２出力配線とを備える。
　この態様によると、出力回路は、第１電源電圧を供給する第１電源と出力端子との間に接続された第１導電型の第１トランジスタを備える。そして、第１電源電圧を供給する電源配線が、埋め込み配線層とその上層の第１および第２配線層に形成されている。このため、第１電源の供給経路の抵抗値が下がるので、出力回路の面積増大を抑制しつつ、第１および第２配線層の出力配線を太くすることができる。したがって、出力端子に大電流を流すことができる。
　本開示の第２態様では、半導体集積回路から信号を出力するための出力回路は、第１電源電圧を供給する第１電源と、出力端子との間に接続された第１導電型の第１トランジスタと、埋め込み配線層に形成されており、第１方向に延びており、前記第１電源電圧を供給する第１電源配線と、前記埋め込み配線層より上層の第１配線層に形成されており、前記第１方向と垂直をなす第２方向に延びており、前記第１電源電圧を供給する第２電源配線と、前記第１配線層より上層の第２配線層に形成されており、前記第１方向に延びており、前記第２電源配線に接続された第３電源配線と、前記第１配線層に形成されており、前記第２方向に延びており、前記出力端子に接続される第１出力配線と、前記第２配線層に形成されており、前記第１方向に延びており、前記第１出力配線に接続された第２出力配線とを備える。
　この態様によると、出力回路は、第１電源電圧を供給する第１電源と出力端子との間に接続された第１導電型の第１トランジスタを備える。そして、第１電源電圧を供給する電源配線が、埋め込み配線層とその上層の第１および第２配線層に形成されている。このため、第１電源の供給経路の抵抗値を下がるので、出力回路の面積増大を抑制しつつ、第２配線層の出力配線を太くすることができる。したがって、出力端子に大電流を流すことができる。
　本開示の第３態様では、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを備えており、前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向する半導体集積回路装置に、構成される出力回路は、前記第１半導体チップにおいて、第１電源電圧を供給する第１電源と、出力端子との間に接続された第１導電型の第１トランジスタと、埋め込み配線層に形成されており、第１方向に延びており、前記第１電源電圧を供給する第１電源配線と、前記埋め込み配線層より上層の第１配線層に形成されており、前記第１方向に延びており、前記出力端子に接続される第１出力配線と、前記第１配線層より上層の第２配線層に形成されており、前記第１方向と垂直をなす第２方向に延びており、前記第１出力配線に接続された第２出力配線とを備え、前記第２半導体チップにおいて、前記第２方向に延びており、前記第２出力配線と平面視で重なりを有する第２電源配線を備え、前記第２電源配線は、前記第１半導体チップの裏面側に形成されたビアを介して、前記第１電源配線と接続されている。
　この態様によると、出力回路は、第１半導体チップに、第１電源電圧を供給する第１電源と出力端子との間に接続された第１導電型の第１トランジスタを備える。そして、第１電源電圧を供給する電源配線が、第１半導体チップの埋め込み配線層と、第２半導体チップとに形成されている。これにより、第１半導体チップの第１および第２配線層に電源配線を設けなくても、第１電源の供給経路の抵抗値を下げることができる。したがって、第１半導体チップにおいて、第１および第２配線層の出力配線を太くすることができるので、出力端子に大電流を流すことができる。また、第２半導体チップに形成された電源配線についても、出力配線と平面視で重なりを有しているため、太くすることができる。
　本開示の第４態様では、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを備えており、前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向する半導体集積回路装置に、構成される出力回路は、前記第１半導体チップにおいて、第１電源電圧を供給する第１電源と、出力端子との間に接続された第１導電型の第１トランジスタと、埋め込み配線層に形成されており、第１方向に延びており、前記第１電源電圧を供給する第１電源配線と、前記埋め込み配線層より上層の第１配線層に形成されており、前記第１方向と垂直をなす第２方向に延びており、前記出力端子に接続される第１出力配線と、前記第１配線層より上層の第２配線層に形成されており、前記第１方向に延びており、前記第１出力配線に接続された第２出力配線とを備え、前記第２半導体チップにおいて、前記第１方向に延びており、前記第２出力配線と平面視で重なりを有する第２電源配線を備え、前記第２電源配線は、前記第１半導体チップの裏面側に形成されたビアを介して、前記第１電源配線と接続されている。
　この態様によると、出力回路は、第１半導体チップに、第１電源電圧を供給する第１電源と出力端子との間に接続された第１導電型の第１トランジスタを備える。そして、第１電源電圧を供給する電源配線が、第１半導体チップの埋め込み配線層と、第２半導体チップとに形成されている。これにより、第１半導体チップの第２配線層に電源配線を設けなくても、第１電源の供給経路の抵抗値を下げることができる。したがって、第１半導体チップにおいて、第２配線層の出力配線を太くすることができるので、出力端子に大電流を流すことができる。また、第２半導体チップに形成された電源配線についても、出力配線と平面視で重なりを有しているため、太くすることできる。
　本開示によると、ＢＰＲを備える半導体集積回路装置において、出力端子に大電流を流すことができる出力回路を実現することができる。
実施形態に係る半導体集積回路装置の全体構成 （ａ），（ｂ）はＩＯセルの簡易構成図 実施形態における出力回路の回路図 第１実施形態におけるＩＯセルのレイアウトを示す平面図 図４の一部の層を示す平面図 図４の一部の層を示す平面図 （ａ）～（ｃ）は図４のレイアウトの断面構造 第１実施形態におけるＩＯセルのレイアウトを示す平面図 変形例における出力回路の回路図 変形例におけるＩＯセルのレイアウトを示す平面図 変形例におけるＩＯセルのレイアウトを示す平面図 第２実施形態に係る半導体集積回路装置の全体構成 第２実施形態におけるＩＯセルのレイアウトを示す平面図 図１３の一部の層を示す平面図 図１３の一部の層を示す平面図 図１３の一部の層を示す平面図 （ａ）～（ｃ）は図１３のレイアウトの断面構造 第２実施形態におけるＩＯセルのレイアウトを示す平面図 第３実施形態の構成例１におけるＩＯセルのレイアウトを示す平面図 図１９の一部の層を示す平面図 図１９の一部の層を示す平面図 第３実施形態の構成例１におけるＩＯセルのレイアウトを示す平面図 第３実施形態の構成例２におけるＩＯセルのレイアウトを示す平面図 図２３の一部の層を示す平面図 図２３の一部の層を示す平面図 図２３の構成の変形例 第３実施形態の構成例２におけるＩＯセルのレイアウトを示す平面図 図２７の構成の変形例 第３実施形態の構成例３におけるＩＯセルのレイアウトを示す平面図 図２９の一部の層を示す平面図 図２９の一部の層を示す平面図 図２９の一部の層を示す平面図 第３実施形態の構成例３におけるＩＯセルのレイアウトを示す平面図
　以下、実施の形態について、図面を参照して説明する。以下の説明では、「ＶＳＳ」「ＶＤＤＩＯ」は、電源自体、または電源電圧の両方を示すものとする。
　（第１実施形態）
　図１は実施形態に係る半導体集積回路装置（半導体チップ）の全体構成を模式的に示す平面図である。図１では、図面横方向をＸ方向とし、図面縦方向をＹ方向としている（以降の図も同様）。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とを備えている。ＩＯ領域３には、半導体集積回路装置１の周辺部においてコア領域２を囲むように、ＩＯセル列５が設けられている。図１では図示を簡略化しているが、ＩＯセル列５には、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。
　ここで、ＩＯセル１０は、信号の入力、出力または入出力を行う信号ＩＯセル、接地電位（電源電圧ＶＳＳ）を供給するための電源ＩＯセル、主にＩＯ領域３に向けて電源（電源電圧ＶＤＤＩＯ）を供給するための電源ＩＯセルを含む。例えば、ＶＤＤＩＯは１．８Ｖである。図１では、コア領域２の図面上側に、信号入出力用のＩＯセル１０Ａが配置されており、コア領域２の図面左側に、信号入出力用のＩＯセル１０Ｂが配置されている。
　ＩＯ領域３には、ＩＯセル１０が並ぶ方向に延びる電源配線６，７が設けられている。電源配線６，７は、半導体集積回路装置１の周辺部にリング状に形成されている（リング電源配線ともいう）。電源配線６は、ＶＤＤＩＯを供給し、電源配線７はＶＳＳを供給する。図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。
　図２はＩＯセル１０Ａ，１０Ｂの簡易構成図である。図２（ａ）に示すように、ＩＯセル１０Ａには、Ｘ方向に延びる電源配線６，７が配置されている。そしてＩＯセル１０Ａにおいて、電源配線７の下にＮ導電型出力トランジスタ部１０１が設けられ、電源配線６の下にＰ導電型出力トランジスタ部１０２が設けられている。Ｎ導電型出力トランジスタ部１０１、Ｐ導電型出力トランジスタ部１０２は、ＩＯセル１０Ａにおいて、チップ外側よりの位置に設けられている。また、図２（ｂ）に示すように、ＩＯセル１０Ｂには、Ｙ方向に延びる電源配線６，７が配置されている。そしてＩＯセル１０Ｂにおいて、電源配線７の下にＮ導電型出力トランジスタ部１０３が設けられ、電源配線６の下にＰ導電型出力トランジスタ部１０４が設けられている。Ｎ導電型出力トランジスタ部１０３，Ｐ導電型出力トランジスタ部１０４は、ＩＯセル１０Ｂにおいて、チップ外側よりの位置に設けられている。
　図３は本実施形態における出力回路の回路図である。図３の出力回路では、電源ＶＤＤＩＯと出力端子（出力信号ＯＵＴを出力する）との間に、Ｐ導電型（以下、適宜、Ｐ型という）のトランジスタＰ１が設けられており、電源ＶＳＳと出力信号線との間に、Ｎ導電型（以下、適宜、Ｎ型という）のトランジスタＮ１が設けられている。出力制御回路２０は出力制御信号ＩＮＰ，ＩＮＮを出力する。トランジスタＰ１はゲートに出力制御信号ＩＮＰを受け、トランジスタＮ１はゲートに出力制御信号ＩＮＮを受ける。出力信号ＯＵＴは、外部接続パッドに供給される。出力制御信号ＩＮＰ，ＩＮＮがローレベルのとき、出力信号ＯＵＴはハイレベル（ＶＤＤＩＯ）になり、出力制御信号ＩＮＰ，ＩＮＮがハイレベルのとき、出力信号ＯＵＴはローレベル（ＶＳＳ）になる。
　図４は本実施形態における、図２（ｂ）に示すＩＯセル１０Ｂにおける出力トランジスタ部のレイアウトを示す平面図である。図５および図６は図４を層別に分けて示した平面図であり、図５はローカル配線およびそれよりも下層部分の構成を示し、図６はローカル配線およびそれよりも上層部分の構成を示す。図７は図４のレイアウトの断面構造を示す断面図であり、（ａ）は線Ｙ１－Ｙ１’の断面構造、（ｂ）は線Ｙ２－Ｙ２’の断面構造、（ｃ）は線Ｙ３－Ｙ３’の断面構造を示す。
　図４～図６において、図面左側の部分が、トランジスタＮ１を構成するＮ導電型出力トランジスタ部１０３に相当し、図面右側の部分が、トランジスタＰ１を構成するＰ導電型出力トランジスタ部１０４に相当する。Ｎ導電型出力トランジスタ部１０３およびＰ導電型出力トランジスタ部１０４には、フィンＦＥＴ（Field Effect Transistor）が形成されている。また、Ｍ２配線層に、図２（ｂ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０３の上に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０４の上に設けられている。
　Ｎ導電型出力トランジスタ部１０３には、Ｘ方向に並列に延びる５本のフィン２１がそれぞれ配置された３つの部分１０３ａ，１０３ｂ，１０３ｃがある。部分１０３ａ，１０３ｂ，１０３ｃの図面上下に、Ｘ方向に延びる埋め込み電源配線１１がそれぞれ配置されている。埋め込み電源配線１１はＶＳＳを供給する。部分１０３ａ，１０３ｂ，１０３ｃにわたってＹ方向に延びるゲート配線２２が配置されている。フィン２１とゲート配線２２によって、フィンＦＥＴが形成される。
　フィンＦＥＴのソースとなるフィン２１の端子に、Ｙ方向に延びるローカル配線３１が共通に接続されている。ローカル配線３１はビアを介して埋め込み電源配線１１に接続されており、フィンＦＥＴのソースにＶＳＳを供給する。フィンＦＥＴのドレインとなるフィン２１の端子に、Ｙ方向に延びるローカル配線３２が共通に接続されている。
　ローカル配線３１は、Ｘ方向に延びるＭ１配線４１にビアを介して接続されている。ここでは、Ｍ１配線４１は埋め込み電源配線１１に平面視で重なる位置に配置されている。Ｍ１配線４１は、Ｍ２配線層に形成された電源配線７にビアを介して接続されている。
　ローカル配線３２は、Ｘ方向に延びるＭ１配線４２にビアを介して接続されている。Ｍ１配線４２は、Ｍ２配線５１にビアを介して接続されている。Ｍ１配線４２およびＭ２配線５１は、出力配線に相当する。Ｍ２配線５１は、図示しない上層のパッド電極に接続される。
　Ｐ導電型出力トランジスタ部１０４の構成も、Ｎ導電型出力トランジスタ部１０３とほぼ同様である。Ｐ導電型出力トランジスタ部１０４には、Ｙ方向に並列に延びる５本のフィン２３がそれぞれ配置された３つの部分１０４ａ，１０４ｂ，１０４ｃがある。部分１０４ａ，１０４ｂ，１０４ｃの図面上下に、Ｘ方向に延びる埋め込み電源配線１２がそれぞれ配置されている。埋め込み電源配線１２はＶＤＤＩＯを供給する。部分１０４ａ，１０４ｂ，１０４ｃにわたってＹ方向に延びるゲート配線２４が配置されている。フィン２３とゲート配線２４によって、フィンＦＥＴが形成される。
　フィンＦＥＴのソースとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３３が共通に接続されている。ローカル配線３３はビアを介して埋め込み電源配線１２に接続されており、フィンＦＥＴのソースにＶＤＤＩＯを供給する。フィンＦＥＴのドレインとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３４が共通に接続されている。
　ローカル配線３３は、Ｘ方向に延びるＭ１配線４３にビアを介して接続されている。ここでは、Ｍ１配線４３は埋め込み電源配線１２に平面視で重なる位置に配置されている。Ｍ１配線４３は、Ｍ２配線層に形成された電源配線６にビアを介して接続されている。
　ローカル配線３４は、ローカル配線３２と同様に、Ｘ方向に延びるＭ１配線４２にビアを介して接続されている。
　以上のような構成によると、ＶＳＳを供給する電源配線として、埋め込み配線層に電源配線１１が形成され、Ｍ１配線層に電源配線４１が形成され、Ｍ２配線層に電源配線７が形成されている。このため、ＶＳＳ供給経路の抵抗値が下がるので、電源配線７，４１を細くすることができる。また、ＶＤＤＩＯを供給する電源配線として、埋め込み配線層に電源配線１２が形成され、Ｍ１配線層に電源配線４３が形成され、Ｍ２配線層に電源配線６が形成されている。このため、ＶＤＤＩＯ供給経路の抵抗値が下がるので、電源配線６，４３を細くすることができる。これにより、出力回路の面積増大を抑制しつつ、Ｍ１配線層の出力配線４２およびＭ２配線層の出力配線５１を太くすることができる。したがって、出力端子に大電流を流すことができる。
　図８は図２（ａ）に示すＩＯセル１０Ａにおける出力トランジスタ部のレイアウトを示す平面図である。なお、断面構造は、図７から容易に類推可能であり、ここでは図示を省略する。
　図８において、図面上側の部分が、トランジスタＮ１を構成するＮ導電型出力トランジスタ部１０１に相当し、図面下側の部分が、トランジスタＰ１を構成するＰ導電型出力トランジスタ部１０２に相当する。Ｎ導電型出力トランジスタ部１０１およびＰ導電型出力トランジスタ部１０２には、フィンＦＥＴが形成されている。また、Ｍ１配線層に、図２（ａ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０１の上に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０２の上に設けられている。
　Ｎ導電型出力トランジスタ部１０１には、Ｘ方向に並列に延びる５本のフィン２１がそれぞれ配置された３つの部分１０１ａ，１０１ｂ，１０１ｃがある。部分１０１ａ，１０１ｂ，１０１ｃの図面上下に、Ｘ方向に延びる埋め込み電源配線１３がそれぞれ配置されている。埋め込み電源配線１３はＶＳＳを供給する。部分１０１ａ，１０１ｂ，１０１ｃにわたってＹ方向に延びるゲート配線２２が配置されている。フィン２１とゲート配線２２によって、フィンＦＥＴが形成される。
　フィンＦＥＴのソースとなるフィン２１の端子に、Ｙ方向に延びるローカル配線３５が共通に接続されている。ローカル配線３５はビアを介して埋め込み電源配線１３に接続されており、フィンＦＥＴのソースにＶＳＳを供給する。ローカル配線３５は、電源配線に相当する。ローカル配線３５は、Ｍ１配線層に形成された電源配線７にビアを介して接続されている。
　Ｐ導電型出力トランジスタ部１０２には、Ｘ方向に並列に延びる５本のフィン２３がそれぞれ配置された３つの部分１０２ａ，１０２ｂ，１０２ｃがある。部分１０２ａ，１０２ｂ，１０２ｃの図面上下に、Ｘ方向に延びる埋め込み電源配線１４がそれぞれ配置されている。埋め込み電源配線１４はＶＤＤＩＯを供給する。部分１０２ａ，１０２ｂ，１０２ｃにわたってＹ方向に延びるゲート配線２４が配置されている。フィン２３とゲート配線２４によって、フィンＦＥＴが形成される。
　フィンＦＥＴのソースとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３７が共通に接続されている。ローカル配線３７はビアを介して埋め込み電源配線１４に接続されており、フィンＦＥＴのソースにＶＤＤＩＯを供給する。ローカル配線３７は、電源配線に相当する。ローカル配線３７は、Ｍ１配線層に形成された電源配線６にビアを介して接続されている。
　Ｎ導電型出力トランジスタ部１０１におけるフィンＦＥＴのドレインとなるフィン２１の端子、および、Ｐ導電型出力トランジスタ部１０２におけるフィンＦＥＴのドレインとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３６が共通に接続されている。ローカル配線３６は、Ｍ１配線４５にビアを介して接続されている。ローカル配線３６およびＭ１配線４５は、出力配線に相当する。Ｍ１配線４５は、図示しない上層のパッド電極に接続される。
　以上のような構成によると、ＶＳＳを供給する電源配線として、埋め込み配線層に電源配線１３が形成され、ローカル配線３５が形成され、Ｍ１配線層に電源配線７が形成されている。このため、ＶＳＳ供給経路の抵抗値が下がるので、電源配線７を細くすることができる。また、ＶＤＤＩＯを供給する電源配線として、埋め込み配線層に電源配線１４が形成され、ローカル配線３７が形成され、Ｍ１配線層に電源配線６が形成されている。このため、ＶＤＤＩＯ供給経路の抵抗値が下がるので、電源配線６を細くすることができる。これにより、出力回路の面積増大を抑制しつつ、Ｍ１配線層の出力配線４５を太くすることができる。したがって、出力端子に大電流を流すことができる。
　加えて、平面視で、トランジスタＮ１とトランジスタＰ１との間に、ＶＳＳを供給する埋込電源配線１３、および、ＶＤＤＩＯを供給する埋込電源配線１４が形成されている。埋込電源配線は、基板、基板内のウェル、ＳＴＩ等に設けられた溝に金属配線を埋め込むことによって形成されるため、基板等を介したノイズの伝搬を低減する効果がある。したがって、トランジスタＮ１，Ｐ１の間に埋込電源配線を設けることによって、ラッチアップ耐性を向上させることができる。
　＜変形例＞
　図９は変形例における出力回路の回路図である。図９の出力回路では、電源ＶＤＤＩＯと出力信号線との間に、Ｐ型のトランジスタＰ２１，Ｐ２２が直列に設けられており、電源ＶＳＳと出力信号線との間に、Ｎ型のトランジスタＮ２１，Ｎ２２が直列に配置されている。出力制御回路２１は出力制御信号ＩＮＰ１，ＩＮＰ２，ＩＮＮ１，ＩＮＮ２を出力する。トランジスタＰ２１はゲートに出力制御信号ＩＮＰ１を受け、トランジスタＰ２２はゲートに出力制御信号ＩＮＰ２を受ける。トランジスタＮ２１はゲートに出力制御信号ＩＮＮ１を受け、トランジスタＮ２２はゲートに出力制御信号ＩＮＮ２を受ける。そして、出力信号ＯＵＴは、外部接続パッドに供給される。出力制御信号ＩＮＰ１，ＩＮＰ２，ＩＮＮ１，ＩＮＮ２がローレベルのとき、出力信号ＯＵＴはハイレベル（ＶＤＤＩＯ）になり、出力制御信号ＩＮＰ１，ＩＮＰ２，ＩＮＮ１，ＩＮＮ２がハイレベルのとき、出力信号ＯＵＴはローレベル（ＶＳＳ）になる。なお、出力制御信号ＩＮＰ１，ＩＮＰ２の一方が固定電位（ＶＳＳ）であり、出力制御信号ＩＮＮ１，ＩＮＮ２の一方が固定電位（ＶＤＤＩＯ）であってもよい。
　図１０は本変形例に係る、図２（ｂ）に示すＩＯセル１０Ｂにおける出力トランジスタ部のレイアウトを示す平面図である。図１０において、図面左側の部分が、トランジスタＮ２１，Ｎ２２を構成するＮ導電型出力トランジスタ部１０３に相当し、図面右側の部分が、トランジスタＰ２１，Ｐ２２を構成するＰ導電型出力トランジスタ部１０４に相当する。Ｎ導電型出力トランジスタ部１０３およびＰ導電型出力トランジスタ部１０４には、フィンＦＥＴが形成されている。また、Ｍ２配線層に、図２（ｂ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０３の上に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０４の上に設けられている。
　図１０のレイアウトは、図４のレイアウトと比較すると、トランジスタが２段直列になったため、フィンの長さが長くなっており、ローカル配線同士の間に２本のゲート配線が配置されている。ただし、基本的な構成は上述した実施形態と同様であり、詳細な説明は省略する。Ｍ１配線４４はＭ２配線５２に接続されており、Ｍ２配線５２は、図示しない上層のパッド電極に接続される。
　図１１は本変形例における、図２（ａ）に示すＩＯセル１０Ａにおける出力トランジスタ部のレイアウトを示す平面図である。図１１において、図面上側の部分が、トランジスタＮ２１，Ｎ２２を構成するＮ導電型出力トランジスタ部１０１に相当し、図面下側の部分が、トランジスタＰ２１，Ｐ２２を構成するＰ導電型出力トランジスタ部１０２に相当する。Ｎ導電型出力トランジスタ部１０１およびＰ導電型出力トランジスタ部１０２には、フィンＦＥＴが形成されている。また、Ｍ１配線層に、図２（ｂ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０１の上に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０２の上に設けられている。
　図１１のレイアウトは、図８のレイアウトと比較すると、トランジスタが２段直列になったため、フィンの長さが長くなっており、ローカル配線同士の間に２本のゲート配線が配置されている。ただし、基本的な構成は上述した実施形態と同様であり、詳細な説明は省略する。Ｍ１配線４６は、図示しない上層のパッド電極に接続される。
　本変形例においても、上述の実施形態と同様の作用効果が得られる。すなわち、図１０のレイアウトでは、出力回路の面積増大を抑制しつつ、Ｍ１配線層の出力配線４４およびＭ２配線層の出力配線５２を太くすることができる。したがって、出力端子に大電流を流すことができる。図１１のレイアウトでは、出力回路の面積増大を抑制しつつ、Ｍ１配線層の出力配線４６を太くすることができる。したがって、出力端子に大電流を流すことができる。
　加えて、平面視で、トランジスタＮ１とトランジスタＰ１との間に、ＶＳＳを供給する埋込電源配線、および、ＶＤＤＩＯを供給する埋込電源配線が形成されている。埋込電源配線は、基板、基板内のウェル、ＳＴＩ等に設けられた溝に金属配線を埋め込むことによって形成されるため、基板等を介したノイズの伝搬を低減する効果がある。したがって、トランジスタＮ１，Ｐ１の間に埋込電源配線を設けることによって、ラッチアップ耐性を向上させることができる。
　（第２実施形態）
　図１２は第２実施形態に係る半導体集積回路装置の全体構成を示す図である。図１２に示すように、半導体集積回路装置２００は、第１半導体チップ２０１（チップＡ）と、第２半導体チップ２０２（チップＢ）とが、積層されることによって構成されている。積層された部分では、第１半導体チップ２０１の裏面と第２半導体チップ２０２の主面とが対向している。第１半導体チップ２０１は、出力バッファを構成するトランジスタを含む回路が形成されており、また、埋め込み電源配線も形成されている。第２半導体チップ２０２は、第１半導体チップ２０１に形成された埋め込み電源配線に接続される電源配線を備えている。第１半導体チップ２０１に形成された埋め込み電源配線と、第２半導体チップ２０２に形成された電源配線とは、シリコン貫通ビア（ＴＳＶ：Through Silicon Via）を介して接続される。
　図１２に示す半導体集積回路装置２００の平面図は、図１と同様である。すなわち、第１半導体チップ２０１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とを備えている。ＩＯ領域３には、半導体集積回路装置２００の周辺部においてコア領域２を囲むように、ＩＯセル列５が設けられている。ＩＯセル列５には、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。
　本実施形態では、ＩＯセル１０が並ぶ方向に延びる電源配線６，７は、第２半導体チップ２０２に形成されている。
　本実施形態において、ＩＯセル１０Ａ，１０Ｂの簡易構成は図２と同様であり、出力回路の回路図は図３と同様である。
　図１３は本実施形態における、図２（ｂ）に示すＩＯセル１０Ｂにおける出力トランジスタ部のレイアウトを示す平面図である。図１３のレイアウトは図３の回路図に対応している。図１４～図１６は図１３を層別に分けて示した平面図である。図１４は第２半導体チップ２０２の電源配線と第１半導体チップ２０１の埋め込み電源配線およびフィンの構成を示し、図１５は第１半導体チップ２０１のＭ１配線およびそれよりも下層部分の構成を示し、図１６は第１半導体チップ２０１のローカル配線およびそれよりも上層部分の構成を示す。図１７は図１３のレイアウトの断面構造を示す断面図であり、（ａ）は線Ｙ１－Ｙ１’の断面構造、（ｂ）は線Ｙ２－Ｙ２’の断面構造、（ｃ）は線Ｙ３－Ｙ３’の断面構造を示す。
　図１３～図１６において、図面左側の部分が、トランジスタＮ１を構成するＮ導電型出力トランジスタ部１０３に相当し、図面右側の部分が、トランジスタＰ１を構成するＰ導電型出力トランジスタ部１０４に相当する。Ｎ導電型出力トランジスタ部１０３およびＰ導電型出力トランジスタ部１０４には、フィンＦＥＴ（Field Effect Transistor）が形成されている。また、第２半導体チップ２０２に、図２（ｂ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０３と平面視で重なる位置に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０４と平面視で重なる位置に設けられている。
　Ｎ導電型出力トランジスタ部１０３には、Ｘ方向に並列に延びる５本のフィン２１がそれぞれ配置された３つの部分１０３ａ，１０３ｂ，１０３ｃがある。部分１０３ａ，１０３ｂ，１０３ｃの図面上下に、Ｘ方向に延びる埋め込み電源配線１１が配置されている。埋め込み電源配線１１はＶＳＳを供給する。埋め込み電源配線１１は、ＴＳＶを介して、第２半導体チップ２０２の電源配線７に接続されている。
　部分１０３ａ，１０３ｂ，１０３ｃにわたってＹ方向に延びるゲート配線２２が配置されている。フィン２１とゲート配線２２によって、フィンＦＥＴが形成される。フィンＦＥＴのソースとなるフィン２１の端子に、Ｙ方向に延びるローカル配線３１が共通に接続されている。ローカル配線３１はビアを介して埋め込み電源配線１１に接続されており、フィンＦＥＴのソースにＶＳＳを供給する。フィンＦＥＴのドレインとなるフィン２１の端子に、Ｙ方向に延びるローカル配線３２が共通に接続されている。
　ローカル配線３２は、Ｘ方向に延びるＭ１配線２４２にビアを介して接続されている。Ｍ１配線２４２は、Ｍ２配線２５１にビア２６１を介して接続されている。Ｍ１配線２４２およびＭ２配線２５１は、出力配線に相当する。Ｍ２配線２５１は、図示しない上層のパッド電極に接続される。
　Ｐ導電型出力トランジスタ部１０４には、Ｘ方向に並列に延びる５本のフィン２３がそれぞれ配置された３つの部分１０４ａ，１０４ｂ，１０４ｃがある。部分１０４ａ，１０４ｂ，１０４ｃの図面上下に、Ｘ方向に延びる埋め込み電源配線１２が配置されている。埋め込み電源配線１２はＶＤＤＩＯを供給する。埋め込み電源配線１２は、ＴＳＶを介して、第２半導体チップ２０２の電源配線６に接続されている。
　部分１０４ａ，１０４ｂ，１０４ｃにわたってＹ方向に延びるゲート配線２４が配置されている。フィン２３とゲート配線２４によって、フィンＦＥＴが形成される。フィンＦＥＴのソースとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３３が共通に接続されている。ローカル配線３３はビアを介して埋め込み電源配線１２に接続されており、フィンＦＥＴのソースにＶＤＤＩＯを供給する。フィンＦＥＴのドレインとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３４が共通に接続されている。
　ローカル配線３４は、Ｘ方向に延びるＭ１配線２４２にビアを介して接続されている。
　第２半導体チップ２０２の電源配線６，７は、平面視で、第１半導体チップ２０１のＭ２配線２５１と重なりを有している。また、Ｍ１配線２４２とＭ２配線２５１を接続するビア２６１の配置位置は、第２半導体チップ２０２の電源配線６，７と平面視で重なっている。
　以上のような構成によると、ＶＳＳを供給する電源配線として、第１半導体チップ２０１の埋め込み配線層に形成された電源配線１１と、第２半導体チップ２０２に形成された電源配線７とが形成されている。これにより、第１半導体チップ２０１のＭ１配線層に電源配線を設けなくても、ＶＳＳ供給経路の抵抗値を下げることができる。また、ＶＤＤＩＯを供給する電源配線として、第１半導体チップ２０１の埋め込み配線層に形成された電源配線１２と、第２半導体チップ２０２に形成された電源配線６とが形成されている。これにより、第１半導体チップ２０１のＭ１配線層に電源配線を設けなくても、ＶＤＤＩＯ供給経路の抵抗値を下げることができる。したがって、第１半導体チップ２０１において、Ｍ１配線層の出力配線２４２およびＭ２配線層の出力配線２５１を太くすることができ、かつ、これらを接続するビア２６１の個数を増やすことができるので、出力端子に大電流を流すことができる。また、第２半導体チップ２０２に形成された電源配線６，７についても、出力配線２５１と平面視で重なりを有しており、太くすることができる。
　図１８は本実施形態における、図２（ａ）に示すＩＯセル１０Ａにおける出力トランジスタ部のレイアウトを示す平面図である。なお、断面構造は、図１７から容易に類推可能であり、ここでは図示を省略する。
　図１８において、図面上側の部分が、トランジスタＮ１を構成するＮ導電型出力トランジスタ部１０１に相当し、図面下側の部分が、トランジスタＰ１を構成するＰ導電型出力トランジスタ部１０２に相当する。Ｎ導電型出力トランジスタ部１０１およびＰ導電型出力トランジスタ部１０２には、フィンＦＥＴが形成されている。また、第２半導体チップ２０２に、図２（ａ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０１と平面視で重なる位置に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０２と平面視で重なる位置に設けられている。
　Ｎ導電型出力トランジスタ部１０１には、Ｘ方向に並列に延びる５本のフィン２１がそれぞれ配置された３つの部分１０１ａ，１０１ｂ，１０１ｃがある。部分１０１ａ，１０１ｂ，１０１ｃの図面上下に、Ｘ方向に延びる埋め込み電源配線１３が配置されている。埋め込み電源配線１３はＶＳＳを供給する。埋め込み電源配線１３は、ＴＳＶを介して、第２半導体チップ２０２の電源配線７に接続されている。
　部分１０１ａ，１０１ｂ，１０１ｃにわたってＹ方向に延びるゲート配線２２が配置されている。フィン２１とゲート配線２２によって、フィンＦＥＴが形成される。フィンＦＥＴのソースとなるフィン２１の端子に、Ｙ方向に延びるローカル配線３５が共通に接続されている。ローカル配線３５はビアを介して埋め込み電源配線１３に接続されており、フィンＦＥＴのソースにＶＳＳを供給する。
　Ｐ導電型出力トランジスタ部１０２には、Ｘ方向に並列に延びる５本のフィン２３がそれぞれ配置された３つの部分１０２ａ，１０２ｂ，１０２ｃがある。部分１０２ａ，１０２ｂ，１０２ｃの図面上下に、Ｘ方向に延びる埋め込み電源配線１４が配置されている。埋め込み電源配線１４はＶＤＤＩＯを供給する。埋め込み電源配線１４は、ＴＳＶを介して、第２半導体チップ２０２の電源配線６に接続されている。
　部分１０２ａ，１０２ｂ，１０２ｃにわたってＹ方向に延びるゲート配線２４が配置されている。フィン２３とゲート配線２４によって、フィンＦＥＴが形成される。フィンＦＥＴのソースとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３７が共通に接続されている。ローカル配線３７はビアを介して埋め込み電源配線１４に接続されており、フィンＦＥＴのソースにＶＤＤＩＯを供給する。
　Ｎ導電型出力トランジスタ部１０１におけるフィンＦＥＴのドレインとなるフィン２１の端子、および、Ｐ導電型出力トランジスタ部１０２におけるフィンＦＥＴのドレインとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３６が共通に接続されている。ローカル配線３６は、Ｍ１配線２４５にビア２６２を介して接続されている。ローカル配線３６およびＭ１配線２４５は、出力配線に相当する。Ｍ１配線２４５は、図示しない上層のパッド電極に接続される。
　第２半導体チップ２０２の電源配線６，７は、平面視で、第１半導体チップ２０１のＭ１配線２４５と重なりを有している。また、ローカル配線３６とＭ１配線２４５を接続するビア２６２の配置位置は、第２半導体チップ２０２の電源配線６，７と平面視で重なっている。
　以上のような構成によると、ＶＳＳを供給する電源配線として、第１半導体チップ２０１の埋め込み配線層に形成された電源配線１３と、第２半導体チップ２０２に形成された電源配線７とが形成されている。これにより、第１半導体チップ２０１のＭ１配線層に電源配線を設けなくても、ＶＳＳ供給経路の抵抗値を下げることができる。また、ＶＤＤＩＯを供給する電源配線として、第１半導体チップ２０１の埋め込み配線層に形成された電源配線１４と、第２半導体チップ２０２に形成された電源配線６とが形成されている。これにより、第１半導体チップ２０１のＭ１配線層に電源配線を設けなくても、ＶＤＤＩＯ供給経路の抵抗値を下げることができる。したがって、第１半導体チップ２０１において、Ｍ１配線層の出力配線２４５を太くすることができ、かつ、ローカル配線３６と接続するためのビア２６２の個数を増やすことができるので、出力端子に大電流を流すことができる。また、第２半導体チップ２０２に形成された電源配線６，７についても、出力配線２４５と平面視で重なりを有しており、太くすることができる。
　なお、本実施形態において、第２半導体チップ２０２に形成される電源配線６，７は、単層であってもよいし、複数層であってもよい。また、配線方向はここで示したものに限られるものではない。例えば、層毎に互いに直交する方向に延伸させてメッシュ状の電源配線を形成してもよい。これにより、電源をより強化することができる。
　また、本実施形態では、ＶＳＳ電源配線とＶＤＤＩＯ電源配線の両方を第２半導体チップ２０２に形成するものとしたが、いずれか一方の電源配線のみを第２半導体チップ２０２に形成するものとしてもよい。
　また、第１実施形態の変形例と同様に、出力トランジスタが２段構成であっても、同様に構成することができる。
　（第３実施形態）
　上述した実施形態では、ＢＰＲ、すなわち埋込配線層に形成された電源配線は、Ｘ方向に延びるものとしていた。この第３実施形態では、上述の実施形態に対応する構成として、ＢＰＲがＹ方向に延びる構成を示す。
　（構成例１）
　構成例１は、第１実施形態に対応するものである。出力回路の回路構成は、図３の回路図に示すとおりである。
　図１９は本構成例における、図２（ｂ）に示すＩＯセル１０Ｂにおける出力トランジスタ部のレイアウトを示す平面図である。図２０および図２１は図１９を層別に分けて示した平面図であり、図２０はローカル配線およびそれよりも下層部分の構成を示し、図２１はローカル配線およびそれよりも上層部分の構成を示す。図１９～図２１は、第１実施形態で示した図４～図６に対応する図であり、第１実施形態の記載から容易に類推できる構成に関しては、説明を省略する場合がある。
　図１９～図２１において、図面左側の部分が、トランジスタＮ１を構成するＮ導電型出力トランジスタ部１０３に相当し、図面右側の部分が、トランジスタＰ１を構成するＰ導電型出力トランジスタ部１０４に相当する。Ｎ導電型出力トランジスタ部１０３およびＰ導電型出力トランジスタ部１０４には、フィンＦＥＴ（Field Effect Transistor）が形成されている。また、Ｍ２配線層に、図２（ｂ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０３の上に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０４の上に設けられている。また、Ｍ２配線層に、出力配線５１が形成されている。Ｍ２配線５１は、図示しない上層のパッド電極に接続される。
　Ｎ導電型出力トランジスタ部１０３には、Ｘ方向に並列に延びる１０本のフィン２１が配置されている。フィン２１の図面左右に、Ｙ方向に延びる埋め込み電源配線３１１がそれぞれ配置されている。埋め込み電源配線３１１はＶＳＳを供給する。１０本のフィン２１にわたってＹ方向に延びるゲート配線２２が配置されている。フィン２１とゲート配線２２によって、フィンＦＥＴが形成される。
　埋込電源配線３１１の上層に、埋込電源配線３１１と平面視で重なるように、Ｙ方向に延びるローカル配線３３０が形成されている。ローカル配線３３０は、その下層の埋込電源配線３１１とビアを介して接続されている。
　フィンＦＥＴのソースとなるフィン２１の端子に、Ｙ方向に延びるローカル配線３３１が共通に接続されている。ローカル配線３３１は、Ｘ方向に並列に延びる５本のＭ１配線３４１を介して、ローカル配線３３０に接続されており、フィンＦＥＴのソースにＶＳＳを供給する。Ｍ１配線３４１は、Ｍ２配線層に形成された電源配線７にビアを介して接続されている。
　フィンＦＥＴのドレインとなるフィン２１の端子に、Ｙ方向に延びるローカル配線３３２が共通に接続されている。ローカル配線３３２は、Ｘ方向に並列に延びるＭ１配線３４２にビアを介して接続されている。Ｍ１配線３４２は、Ｍ２配線５１にビアを介して接続されている。
　Ｐ導電型出力トランジスタ部１０４の構成も、Ｎ導電型出力トランジスタ部１０３とほぼ同様である。Ｐ導電型出力トランジスタ部１０４には、Ｘ方向に並列に延びる１０本のフィン２３が配置されている。フィン２３の図面左右に、Ｙ方向に延びる埋め込み電源配線３１２がそれぞれ配置されている。埋め込み電源配線３１２はＶＤＤＩＯを供給する。１０本のフィン２３にわたってＹ方向に延びるゲート配線２４が配置されている。フィン２３とゲート配線２４によって、フィンＦＥＴが形成される。
　埋込電源配線３１２の上層に、埋込電源配線３１２と平面視で重なるように、Ｙ方向に延びるローカル配線３３５が形成されている。ローカル配線３３５は、その下層の埋込電源配線３１２とビアを介して接続されている。
　フィンＦＥＴのソースとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３３３が共通に接続されている。ローカル配線３３３は、Ｘ方向に並列に延びる５本のＭ１配線３４３を介して、ローカル配線３３５に接続されており、フィンＦＥＴのソースにＶＤＤＩＯを供給する。Ｍ１配線３４３は、Ｍ２配線層に形成された電源配線６にビアを介して接続されている。
　フィンＦＥＴのドレインとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３３４が共通に接続されている。ローカル配線３３４は、ローカル配線３３２と同様に、Ｘ方向に並列に延びる５本のＭ１配線３４２にビアを介して接続されている。
　以上のような構成によると、ＶＳＳを供給する電源配線として、埋め込み配線層に電源配線３１１が形成され、ローカル配線３３０が形成され、Ｍ１配線層に電源配線３４１が形成され、Ｍ２配線層に電源配線７が形成されている。このため、ＶＳＳ供給経路の抵抗値が下がるので、電源配線７を細くすることができる。また、ＶＤＤＩＯを供給する電源配線として、埋め込み配線層に電源配線３１２が形成され、ローカル配線３３５が形成され、Ｍ１配線層に電源配線３４３が形成され、Ｍ２配線層に電源配線６が形成されている。このため、ＶＤＤＩＯ供給経路の抵抗値が下がるので、電源配線６を細くすることができる。これにより、出力回路の面積増大を抑制しつつ、Ｍ２配線層の出力配線５１を太くすることができる。したがって、出力端子に大電流を流すことができる。
　加えて、平面視で、トランジスタＮ１とトランジスタＰ１との間に、ＶＳＳを供給する埋込電源配線３１１、および、ＶＤＤＩＯを供給する埋込電源配線３１２が形成されている。埋込電源配線は、基板、基板内のウェル、ＳＴＩ等に設けられた溝に金属配線を埋め込むことによって形成されるため、基板等を介したノイズの伝搬を低減する効果がある。したがって、トランジスタＮ１，Ｐ１の間に埋込電源配線３１１，３１２を設けることによって、ラッチアップ耐性を向上させることができる。
　図２２は本構成例における、図２（ａ）に示すＩＯセル１０Ａにおける出力トランジスタ部のレイアウトを示す平面図である。図２２は、第１実施形態で示した図８に対応する図であり、第１実施形態の記載から容易に類推できる構成に関しては、説明を省略する場合がある。
　図２２において、図面上側の部分が、トランジスタＮ１を構成するＮ導電型出力トランジスタ部１０１に相当し、図面下側の部分が、トランジスタＰ１を構成するＰ導電型出力トランジスタ部１０２に相当する。Ｎ導電型出力トランジスタ部１０１およびＰ導電型出力トランジスタ部１０２には、フィンＦＥＴが形成されている。また、Ｍ１配線層に、図２（ａ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０１の上に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０２の上に設けられている。
　Ｎ導電型出力トランジスタ部１０１には、Ｘ方向に並列に延びる１０本のフィン２１が配置されている。フィン２１の図面左右に、Ｙ方向に延びる埋め込み電源配線３１３がそれぞれ配置されている。埋め込み電源配線３１３はＶＳＳを供給する。１０本のフィン２１にわたってＹ方向に延びるゲート配線２２が配置されている。フィン２１とゲート配線２２によって、フィンＦＥＴが形成される。
　埋込電源配線３１３の上層に、埋込電源配線３１３と平面視で重なるように、Ｙ方向に延びるローカル配線３３６が形成されている。ローカル配線３３６は、その下層の埋込電源配線３１３とビアを介して接続されている。また、ローカル配線３３６は、その上層のＭ１配線層に形成された電源配線７とビアを介して接続されている。
　フィンＦＥＴのソースとなるフィン２１の端子に、Ｙ方向に延びるローカル配線３３７が共通に接続されている。ローカル配線３３７は、Ｍ１配線層に形成された電源配線７にビアを介して接続されており、フィンＦＥＴのソースにＶＳＳを供給する。
　Ｐ導電型出力トランジスタ部１０２には、Ｘ方向に並列に延びる１０本のフィン２３が配置されている。フィン２３の図面左右に、Ｙ方向に延びる埋め込み電源配線３１４がそれぞれ配置されている。埋め込み電源配線３１４はＶＤＤＩＯを供給する。１０本のフィン２３にわたってＹ方向に延びるゲート配線２４が配置されている。フィン２３とゲート配線２４によって、フィンＦＥＴが形成される。
　埋込電源配線３１４の上層に、埋込電源配線３１４と平面視で重なるように、Ｙ方向に延びるローカル配線３４０が形成されている。ローカル配線３４０は、その下層の埋込電源配線３１４とビアを介して接続されている。また、ローカル配線３４０は、その上層のＭ１配線層に形成された電源配線６とビアを介して接続されている。
　フィンＦＥＴのソースとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３３８が共通に接続されている。ローカル配線３３８は、Ｍ１配線層に形成された電源配線６とビアを介して接続されており、フィンＦＥＴのソースにＶＤＤＩＯを供給する。
　Ｎ導電型出力トランジスタ部１０１におけるフィンＦＥＴのドレインとなるフィン２１の端子、および、Ｐ導電型出力トランジスタ部１０２におけるフィンＦＥＴのドレインとなるフィン２３の端子に、Ｙ方向に延びるローカル配線３３９が共通に接続されている。ローカル配線３３９は、Ｍ１配線層に形成された出力配線４５にビアを介して接続されている。Ｍ１配線４５は、図示しない上層のパッド電極に接続される。
　以上のような構成によると、ＶＳＳを供給する電源配線として、埋め込み配線層に電源配線３１３が形成され、ローカル配線３３６，３３７が形成され、Ｍ１配線層に電源配線７が形成されている。このため、ＶＳＳ供給経路の抵抗値が下がるので、電源配線７を細くすることができる。また、ＶＤＤＩＯを供給する電源配線として、埋め込み配線層に電源配線３１４が形成され、ローカル配線３３８，３４０が形成され、Ｍ１配線層に電源配線６が形成されている。このため、ＶＤＤＩＯ供給経路の抵抗値が下がるので、電源配線６を細くすることができる。これにより、出力回路の面積増大を抑制しつつ、Ｍ１配線層の出力配線４５を太くすることができる。したがって、出力端子に大電流を流すことができる。
　（構成例２：第１実施形態の変形例に係る図９の回路図に対応）
　構成例２は、第１実施形態の変形例に対応するものである。出力回路の回路構成は、図９の回路図に示すとおりである。
　図２３は本構成例における、図２（ｂ）に示すＩＯセル１０Ｂにおける出力トランジスタ部のレイアウトを示す平面図である。図２４および図２５は図２３を層別に分けて示した平面図であり、図２４はローカル配線およびそれよりも下層部分の構成を示し、図２５はローカル配線およびそれよりも上層部分の構成を示す。図２３～図２５は、第１実施形態の変形例で示した図１０に対応する図であり、第１実施形態の変形例の記載から容易に類推できる構成に関しては、説明を省略する場合がある。
　図２３～図２５において、図面左側の部分が、トランジスタＮ２１，Ｎ２２を構成するＮ導電型出力トランジスタ部１０３に相当し、図面右側の部分が、トランジスタＰ２１，Ｐ２２を構成するＰ導電型出力トランジスタ部１０４に相当する。Ｎ導電型出力トランジスタ部１０３およびＰ導電型出力トランジスタ部１０４には、フィンＦＥＴが形成されている。また、Ｍ２配線層に、図２（ｂ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０３の上に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０４の上に設けられている。また、Ｍ２配線層に、出力配線５２が形成されている。Ｍ２配線５２は、図示しない上層のパッド電極に接続される。
　図２３～図２５のレイアウトは、図１９～図２１のレイアウトと比較すると、トランジスタが２段直列になったため、フィンの長さが長くなっており、ローカル配線同士の間に２本のゲート配線が配置されている。ただし、基本的な構成は上述した構成例１と同様であり、詳細な説明は省略する。
　図２３～図２５のレイアウトでは、出力回路の面積増大を抑制しつつ、Ｍ２配線層の出力配線５２を太くすることができる。したがって、出力端子に大電流を流すことができる。
　図２６は図２３の構成の変形例である。図２３の構成では、直列に接続されたトランジスタＮ２１，Ｎ２２がひとつながりのフィンによって構成されており、直列に接続されたトランジスタＰ２１，Ｐ２２がひとつながりのフィンによって構成されていた。これに対して、図２６の構成では、トランジスタＮ２１を構成するフィンとトランジスタＮ２２を構成するフィンとは、分離されており、トランジスタＰ２１を構成するフィンとトランジスタＰ２２を構成するフィンとは、分離されている。すなわち、トランジスタＮ２１とトランジスタＮ２２とは、互いに独立して構成されており、チャネル、ゲート、ソースおよびドレインを構成する構造が、互いに分離している。また、トランジスタＰ２１とトランジスタＰ２２とは、互いに独立して構成されており、チャネル、ゲート、ソースおよびドレインを構成する構造が、互いに分離されている。
　図２６の構成では、埋込電源配線３１１が、トランジスタＮ２１とトランジスタＮ２２との間に形成されている。そして、トランジスタＮ２１を構成するフィンの、トランジスタのドレインとなる端子に接続されたローカル配線４３１と、トランジスタＮ２２を構成するフィンの、トランジスタのソースとなる端子に接続されたローカル配線４３２とが、Ｘ方向に延びるＭ１配線４４１を介して接続されている。
　また、埋込電源配線３１２が、トランジスタＰ２１とトランジスタＰ２２との間に形成されている。そして、トランジスタＰ２１を構成するフィンの、トランジスタのドレインとなる端子に接続されたローカル配線４３３と、トランジスタＰ２２を構成するフィンの、トランジスタのソースとなる端子に接続されたローカル配線４３４とが、Ｘ方向に延びるＭ１配線４４２を介して接続されている。
　本変形例によると、トランジスタＮ２１，Ｎ２２が、互いに分離されたフィンによって形成されており、トランジスタＰ２１，Ｐ２２が、互いに分離されたフィンによって形成されている。これにより、半導体集積回路装置のＥＳＤ耐性を向上させることができる。
　図２７は本構成例における、図２（ａ）に示すＩＯセル１０Ａにおける出力トランジスタ部のレイアウトを示す平面図である。図２７は、第１実施形態の変形例で示した図１１に対応する図であり、第１実施形態の記載から容易に類推できる構成に関しては、説明を省略する場合がある。
　図２７において、図面上側の部分が、トランジスタＮ２１，Ｎ２２を構成するＮ導電型出力トランジスタ部１０１に相当し、図面下側の部分が、トランジスタＰ２１，Ｐ２２を構成するＰ導電型出力トランジスタ部１０２に相当する。Ｎ導電型出力トランジスタ部１０１およびＰ導電型出力トランジスタ部１０２には、フィンＦＥＴが形成されている。また、Ｍ１配線層に、図２（ｂ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０１の上に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０２の上に設けられている。また、Ｍ１配線層に、出力配線４５が形成されている。
　図２７のレイアウトは、図２２のレイアウトと比較すると、トランジスタが２段直列になったため、フィンの長さが長くなっており、ローカル配線同士の間に２本のゲート配線が配置されている。ただし、基本的な構成は上述した実施形態と同様であり、詳細な説明は省略する。
　図２７のレイアウトでは、出力回路の面積増大を抑制しつつ、Ｍ１配線層の出力配線４５を太くすることができる。したがって、出力端子に大電流を流すことができる。
　図２８は図２７の構成の変形例である。図２７の構成では、直列に接続されたトランジスタＮ２１，Ｎ２２がひとつながりのフィンによって構成されており、直列に接続されたトランジスタＰ２１，Ｐ２２がひとつながりのフィンによって構成されていた。これに対して、図２８の構成では、トランジスタＮ２１を構成するフィンとトランジスタＮ２２を構成するフィンとは、分離されており、トランジスタＰ２１を構成するフィンとトランジスタＰ２２を構成するフィンとは、分離されている。すなわち、トランジスタＮ２１とトランジスタＮ２２とは、互いに独立して構成されており、チャネル、ゲート、ソースおよびドレインを構成する構造が、互いに分離している。また、トランジスタＰ２１とトランジスタＰ２２とは、互いに独立して構成されている。チャネル、ゲート、ソースおよびドレインを構成する構造が、互いに分離されている。
　図２８の構成では、埋込電源配線３１３が、トランジスタＮ２１とトランジスタＮ２２との間に形成されている。そして、トランジスタＮ２１を構成するフィンの、トランジスタのドレインとなる端子に接続されたローカル配線４３５と、トランジスタＮ２２を構成するフィンの、トランジスタのソースとなる端子に接続されたローカル配線４３６とが、Ｘ方向に延びるＭ１配線４４３を介して接続されている。
　また、埋込電源配線３１４が、トランジスタＰ２１とトランジスタＰ２２との間に形成されている。そして、トランジスタＰ２１を構成するフィンの、トランジスタのドレインとなる端子に接続されたローカル配線４３７と、トランジスタＰ２２を構成するフィンの、トランジスタのソースとなる端子に接続されたローカル配線４３８とが、Ｘ方向に延びるＭ１配線４４４を介して接続されている。
　本変形例によると、トランジスタＮ２１，Ｎ２２が、互いに分離されたフィンによって形成されており、トランジスタＰ２１，Ｐ２２が、互いに分離されたフィンによって形成されている。これにより、半導体集積回路装置のＥＳＤ耐性を向上させることができる。
　（構成例３）
　構成例３は、上述の第２実施形態に対応するものである。半導体集積回路装置の全体構成は、図１２に示すとおりであり、出力回路の回路構成は、図３の回路図に示すとおりである。
　図２９は本構成例３における、図２（ｂ）に示すＩＯセル１０Ｂにおける出力トランジスタ部のレイアウトを示す平面図である。図２９のレイアウトは図３の回路図に対応している。図３０～図３２は図２９を層別に分けて示した平面図である。図３０は第２半導体チップ２０２の電源配線と第１半導体チップ２０１の埋め込み電源配線およびフィンの構成を示し、図３１は第１半導体チップ２０１のＭ１配線およびそれよりも下層部分の構成を示し、図３２は第１半導体チップ２０１のローカル配線およびそれよりも上層部分の構成を示す。図２９～図３２は、第２実施形態で示した図１３～図１６に対応する図であり、第２実施形態の記載から容易に類推できる構成に関しては、説明を省略する場合がある。
　図２９～図３２において、図面左側の部分が、トランジスタＮ１を構成するＮ導電型出力トランジスタ部１０３に相当し、図面右側の部分が、トランジスタＰ１を構成するＰ導電型出力トランジスタ部１０４に相当する。Ｎ導電型出力トランジスタ部１０３およびＰ導電型出力トランジスタ部１０４には、フィンＦＥＴ（Field Effect Transistor）が形成されている。また、第２半導体チップ２０２に、図２（ｂ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０３と平面視で重なる位置に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０４と平面視で重なる位置に設けられている。
　Ｎ導電型出力トランジスタ部１０３には、Ｘ方向に並列に延びる１０本のフィン２１が配置されている。フィン２１の図面左右に、Ｙ方向に延びる埋め込み電源配線５１１が配置されている。埋め込み電源配線５１１はＶＳＳを供給する。埋め込み電源配線５１１は、ＴＳＶを介して、第２半導体チップ２０２の電源配線７に接続されている。１０本のフィン２１にわたってＹ方向に延びるゲート配線２２が配置されている。フィン２１とゲート配線２２によって、フィンＦＥＴが形成される。
　埋込電源配線５１１の上層に、埋込電源配線５１１と平面視で重なるように、Ｙ方向に延びるローカル配線５３０が形成されている。ローカル配線５３０は、その下層の埋込電源配線５１１とビアを介して接続されている。
　フィンＦＥＴのソースとなるフィン２１の端子に、Ｙ方向に延びるローカル配線５３１が共通に接続されている。ローカル配線５３１は、Ｘ方向に延びるＭ１配線５４１を介して、ローカル配線５３０に接続されており、フィンＦＥＴのソースにＶＳＳを供給する。
　フィンＦＥＴのドレインとなるフィン２１の端子に、Ｙ方向に延びるローカル配線５３２が共通に接続されている。ローカル配線５３２は、Ｘ方向に延びるＭ１配線５４２にビアを介して接続されている。Ｍ１配線５４２は、Ｍ２配線５５１にビア５６１を介して接続されている。Ｍ１配線５４２およびＭ２配線５５１は、出力配線に相当する。Ｍ２配線５５１は、図示しない上層のパッド電極に接続される。
　Ｐ導電型出力トランジスタ部１０４には、Ｘ方向に並列に延びる１０本のフィン２３が配置されている。フィン２３の図面左右に、Ｙ方向に延びる埋め込み電源配線５１２が配置されている。埋め込み電源配線５１２はＶＤＤＩＯを供給する。埋め込み電源配線５１２は、ＴＳＶを介して、第２半導体チップ２０２の電源配線６に接続されている。１０本のフィン２３にわたってＹ方向に延びるゲート配線２４が配置されている。フィン２３とゲート配線２４によって、フィンＦＥＴが形成される。
　埋込電源配線５１２の上層に、埋込電源配線５１２と平面視で重なるように、Ｙ方向に延びるローカル配線５３５が形成されている。ローカル配線５３５は、その下層の埋込電源配線５１２とビアを介して接続されている。
　フィンＦＥＴのソースとなるフィン２３の端子に、Ｙ方向に延びるローカル配線５３３が共通に接続されている。ローカル配線５３３は、Ｘ方向に延びるＭ１配線５４３を介して、ローカル配線５３５に接続されており、フィンＦＥＴのソースにＶＤＤＩＯを供給する。
　フィンＦＥＴのドレインとなるフィン２３の端子に、Ｙ方向に延びるローカル配線５３４が共通に接続されている。ローカル配線５３４は、Ｘ方向に延びるＭ１配線５４２にビアを介して接続されている。
　第２半導体チップ２０２の電源配線６，７は、平面視で、第１半導体チップ２０１のＭ２配線５５１と重なりを有している。また、Ｍ１配線５４２とＭ２配線５５１を接続するビア５６１の配置位置は、第２半導体チップ２０２の電源配線６，７と平面視で重なっている。
　以上のような構成によると、ＶＳＳを供給する電源配線として、第１半導体チップ２０１の埋め込み配線層に形成された電源配線５１１と、第２半導体チップ２０２に形成された電源配線７とが形成されている。これにより、第１半導体チップ２０１のＭ１配線層の電源配線を削減しても、ＶＳＳ供給経路の抵抗値を下げることができる。また、ＶＤＤＩＯを供給する電源配線として、第１半導体チップ２０１の埋め込み配線層に形成された電源配線５１２と、第２半導体チップ２０２に形成された電源配線６とが形成されている。これにより、第１半導体チップ２０１のＭ１配線層の電源配線を削減しても、ＶＤＤＩＯ供給経路の抵抗値を下げることができる。したがって、第１半導体チップ２０１において、Ｍ１配線層の出力配線５４２およびＭ２配線層の出力配線５５１を太くすることができ、かつ、これらを接続するビア５６１の個数を増やすことができるので、出力端子に大電流を流すことができる。また、第２半導体チップ２０２に形成された電源配線６，７についても、出力配線５５１と平面視で重なりを有しており、太くすることができる。
　加えて、平面視で、トランジスタＮ１とトランジスタＰ１との間に、ＶＳＳを供給する埋込電源配線５１１、および、ＶＤＤＩＯを供給する埋込電源配線５１２が形成されている。埋込電源配線は、基板、基板内のウェル、ＳＴＩ等に設けられた溝に金属配線を埋め込むことによって形成されるため、基板等を介したノイズの伝搬を低減する効果がある。したがって、トランジスタＮ１，Ｐ１の間に埋込電源配線を設けることによって、ラッチアップ耐性を向上させることができる。
　図３３は本構成例３における、図２（ａ）に示すＩＯセル１０Ａにおける出力トランジスタ部のレイアウトを示す平面図である。図３３は、第２実施形態で示した図１８に対応する図であり、第２実施形態の記載から容易に類推できる構成に関しては、説明を省略する場合がある。
　図３３において、図面上側の部分が、トランジスタＮ１を構成するＮ導電型出力トランジスタ部１０１に相当し、図面下側の部分が、トランジスタＰ１を構成するＰ導電型出力トランジスタ部１０２に相当する。Ｎ導電型出力トランジスタ部１０１およびＰ導電型出力トランジスタ部１０２には、フィンＦＥＴが形成されている。また、第２半導体チップ２０２に、図２（ａ）に示す電源配線６，７が形成されている。ＶＳＳを供給する電源配線７はＮ導電型出力トランジスタ部１０１と平面視で重なる位置に設けられており、ＶＤＤＩＯを供給する電源配線６はＰ導電型出力トランジスタ部１０２と平面視で重なる位置に設けられている。
　Ｎ導電型出力トランジスタ部１０１には、Ｘ方向に並列に延びる１０本のフィン２１が配置されている。フィン２１の図面左右に、Ｙ方向に延びる埋め込み電源配線５１３が配置されている。埋め込み電源配線５１３はＶＳＳを供給する。埋め込み電源配線５１３は、ＴＳＶを介して、第２半導体チップ２０２の電源配線７に接続されている。１０本のフィン２１にわたってＹ方向に延びるゲート配線２２が配置されている。フィン２１とゲート配線２２によって、フィンＦＥＴが形成される。
　埋込電源配線５１３の上層に、埋込電源配線５１３と平面視で重なるように、Ｙ方向に延びるローカル配線５３６が形成されている。ローカル配線５３６は、その下層の埋込電源配線５１３とビアを介して接続されている。
　フィンＦＥＴのソースとなるフィン２１の端子に、Ｙ方向に延びるローカル配線５３７が共通に接続されている。ローカル配線５３７は、Ｘ方向に延びるＭ１配線５４５を介して、ローカル配線５３６に接続されており、フィンＦＥＴのソースにＶＳＳを供給する。
　Ｐ導電型出力トランジスタ部１０２には、Ｘ方向に並列に延びる１０本のフィン２３が配置されている。フィン２３の図面左右に、Ｙ方向に延びる埋め込み電源配線５１４が配置されている。埋め込み電源配線５１４はＶＤＤＩＯを供給する。埋め込み電源配線５１４は、ＴＳＶを介して、第２半導体チップ２０２の電源配線６に接続されている。１０本のフィン２３にわたってＹ方向に延びるゲート配線２４が配置されている。フィン２３とゲート配線２４によって、フィンＦＥＴが形成される。
　埋込電源配線５１４の上層に、埋込電源配線５１４と平面視で重なるように、Ｙ方向に延びるローカル配線５４０が形成されている。ローカル配線５４０は、その下層の埋込電源配線５１４とビアを介して接続されている。
　フィンＦＥＴのソースとなるフィン２３の端子に、Ｙ方向に延びるローカル配線５３８が共通に接続されている。ローカル配線５３８は、Ｘ方向に延びるＭ１配線５４６を介してローカル配線５４０に接続されており、フィンＦＥＴのソースにＶＤＤＩＯを供給する。
　Ｎ導電型出力トランジスタ部１０１におけるフィンＦＥＴのドレインとなるフィン２１の端子、および、Ｐ導電型出力トランジスタ部１０２におけるフィンＦＥＴのドレインとなるフィン２３の端子に、Ｙ方向に延びるローカル配線５３９が共通に接続されている。ローカル配線５３９は、Ｍ１配線５４７にビア５６２を介して接続されている。ローカル配線５３９およびＭ１配線５４７は、出力配線に相当する。Ｍ１配線５４７は、図示しない上層のパッド電極に接続される。
　第２半導体チップ２０２の電源配線６，７は、平面視で、第１半導体チップ２０１のＭ１配線５４７と重なりを有している。また、ローカル配線５３９とＭ１配線５４７を接続するビア５６２の配置位置は、第２半導体チップ２０２の電源配線６，７と平面視で重なっている。
　以上のような構成によると、ＶＳＳを供給する電源配線として、第１半導体チップ２０１の埋め込み配線層に形成された電源配線５１３と、第２半導体チップ２０２に形成された電源配線７とが形成されている。これにより、第１半導体チップ２０１のＭ１配線層に電源配線を設けなくても、ＶＳＳ供給経路の抵抗値を下げることができる。また、ＶＤＤＩＯを供給する電源配線として、第１半導体チップ２０１の埋め込み配線層に形成された電源配線５１４と、第２半導体チップ２０２に形成された電源配線６とが形成されている。これにより、第１半導体チップ２０１のＭ１配線層に電源配線を設けなくても、ＶＤＤＩＯ供給経路の抵抗値を下げることができる。したがって、第１半導体チップ２０１において、Ｍ１配線層の出力配線５４７を太くすることができ、かつ、ローカル配線５３９と接続するためのビア５６２の個数を増やすことができるので、出力端子に大電流を流すことができる。また、第２半導体チップ２０２に形成された電源配線６，７についても、出力配線５４７と平面視で重なりを有しており、太くすることができる。
　なお、上述の各実施形態における説明では、トランジスタ部にフィンＦＥＴが形成されるものとしたが、トランジスタ部に形成されるトランジスタは、フィンＦＥＴに限られるものではなく、例えば、ナノシートＦＥＴであってもよい。
　本開示では、出力パッドを介して大電流を流す出力回路を構成することができるので、例えば半導体チップの性能向上に有用である。
１　半導体集積回路装置
６，７　電源配線
１１，１２，１３，１４　埋め込み電源配線
３１，３３，３５，３７　ローカル配線
３６，３８　ローカル配線
４１，４３　電源配線
４２，４５，４６　出力配線
５１，５２　出力配線
２００　半導体集積回路装置
２０１，２０２　半導体チップ
２４２，２４５　出力配線
２５１　出力配線
２６１，２６２　ビア

Claims (15)

  1. 　半導体集積回路から信号を出力するための出力回路であって、
    　第１電源電圧を供給する第１電源と、出力端子との間に接続された第１導電型の第１トランジスタと、
    　埋め込み配線層に形成されており、第１方向に延びており、前記第１電源電圧を供給する第１電源配線と、
    　前記埋め込み配線層より上層の第１配線層に形成されており、前記第１方向に延びており、前記第１電源電圧を供給する第２電源配線と、
    　前記第１配線層より上層の第２配線層に形成されており、前記第１方向と垂直をなす第２方向に延びており、前記第２電源配線に接続された第３電源配線と、
    　前記第１配線層に形成されており、前記第１方向に延びており、前記出力端子に接続される第１出力配線と、
    　前記第２配線層に形成されており、前記第２方向に延びており、前記第１出力配線に接続された第２出力配線とを備える
    出力回路。
  2. 　請求項１記載の出力回路において、
    　前記第２電源配線は、前記第１電源配線と平面視で重なっており、かつ、前記第１電源配線とビアを介して接続されている
    出力回路。
  3. 　請求項１記載の出力回路において、
    　前記第１トランジスタは、前記第２方向に並ぶ複数のＦＥＴを備え、
    　ローカル配線層に形成されており、前記第２方向に延びており、前記複数のＦＥＴのソースを共通に接続する第１ローカル配線を備え、
    　前記第１ローカル配線は、前記第１電源配線、および、前記第２電源配線と接続されている
    出力回路。
  4. 　請求項１記載の出力回路において、
    　前記第１トランジスタは、前記第１方向に並ぶ複数のＦＥＴを備え、
    　ローカル配線層に形成されており、前記第１方向に延びており、前記複数のＦＥＴのソースを共通に接続する第１ローカル配線を備え、
    　前記第１ローカル配線は、前記第１電源配線、および、前記第２電源配線と接続されている
    出力回路。
  5. 　請求項１記載の出力回路において、
    　前記第１電源と前記出力端子との間において、前記第１トランジスタと直列に接続された、前記第１導電型の第２トランジスタを備え、
    　前記第１トランジスタと前記第２トランジスタとは、チャネル、ゲート、ソースおよびドレインを構成する構造が、互いに分離している
    出力回路。
  6. 　半導体集積回路から信号を出力するための出力回路であって、
    　第１電源電圧を供給する第１電源と、出力端子との間に接続された第１導電型の第１トランジスタと、
    　埋め込み配線層に形成されており、第１方向に延びており、前記第１電源電圧を供給する第１電源配線と、
    　前記埋め込み配線層より上層の第１配線層に形成されており、前記第１方向と垂直をなす第２方向に延びており、前記第１電源電圧を供給する第２電源配線と、
    　前記第１配線層より上層の第２配線層に形成されており、前記第１方向に延びており、前記第２電源配線に接続された第３電源配線と、
    　前記第１配線層に形成されており、前記第２方向に延びており、前記出力端子に接続される第１出力配線と、
    　前記第２配線層に形成されており、前記第１方向に延びており、前記第１出力配線に接続された第２出力配線とを備える
    出力回路。
  7. 　請求項６記載の出力回路において、
    　前記第１トランジスタは、前記第２方向に並ぶ複数のＦＥＴを備え、
    　前記第２電源配線は、前記複数のＦＥＴのソースに共通に接続されている
    出力回路。
  8. 　請求項６記載の出力回路において、
    　第２電源電圧を供給する第２電源と、前記出力端子との間に接続された第２導電型の第２トランジスタを備え、
    　前記第１電源配線は、平面視で、前記第１トランジスタと前記第２トランジスタとの間に配置されている
    出力回路。
  9. 　請求項６記載の出力回路において、
    　前記第１トランジスタは、前記第１方向に並ぶ複数のＦＥＴを備え、
    　前記第２電源配線は、前記複数のＦＥＴのソースに共通に接続されている
    出力回路。
  10. 　請求項６記載の出力回路において、
    　前記第１電源と前記出力端子との間において、前記第１トランジスタと直列に接続された、前記第１導電型の第２トランジスタを備え、
    　前記第１トランジスタと前記第２トランジスタとは、チャネル、ゲート、ソースおよびドレインを構成する構造が、互いに分離している
    出力回路。
  11. 　第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを備えており、前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向する半導体集積回路装置に、構成される出力回路であって、
    　前記第１半導体チップにおいて、
    　第１電源電圧を供給する第１電源と、出力端子との間に接続された第１導電型の第１トランジスタと、
    　埋め込み配線層に形成されており、第１方向に延びており、前記第１電源電圧を供給する第１電源配線と、
    　前記埋め込み配線層より上層の第１配線層に形成されており、前記第１方向に延びており、前記出力端子に接続される第１出力配線と、
    　前記第１配線層より上層の第２配線層に形成されており、前記第１方向と垂直をなす第２方向に延びており、前記第１出力配線に接続された第２出力配線とを備え、
    　前記第２半導体チップにおいて、
    　前記第２方向に延びており、前記第２出力配線と平面視で重なりを有する第２電源配線を備え、
    　前記第２電源配線は、前記第１半導体チップの裏面側に形成されたビアを介して、前記第１電源配線と接続されている
    出力回路。
  12. 　請求項１１記載の出力回路において、
    　前記第２出力配線は、前記第１出力配線と平面視で重なりを有しており、かつ、前記第１出力配線と第１ビアを介して接続されており、
    　前記第１ビアの配置位置は、前記第２電源配線と平面視で重なっている
    出力回路。
  13. 　第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを備えており、前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向する半導体集積回路装置に、構成される出力回路であって、
    　前記第１半導体チップにおいて、
    　第１電源電圧を供給する第１電源と、出力端子との間に接続された第１導電型の第１トランジスタと、
    　埋め込み配線層に形成されており、第１方向に延びており、前記第１電源電圧を供給する第１電源配線と、
    　前記埋め込み配線層より上層の第１配線層に形成されており、前記第１方向と垂直をなす第２方向に延びており、前記出力端子に接続される第１出力配線と、
    　前記第１配線層より上層の第２配線層に形成されており、前記第１方向に延びており、前記第１出力配線に接続された第２出力配線とを備え、
    　前記第２半導体チップにおいて、
    　前記第１方向に延びており、前記第２出力配線と平面視で重なりを有する第２電源配線を備え、
    　前記第２電源配線は、前記第１半導体チップの裏面側に形成されたビアを介して、前記第１電源配線と接続されている
    出力回路。
  14. 　請求項１３記載の出力回路において、
    　前記第２出力配線は、前記第１出力配線と平面視で重なりを有しており、かつ、前記第１出力配線と第１ビアを介して接続されており、
    　前記第１ビアの配置位置は、前記第２電源配線と平面視で重なっている
    出力回路。
  15. 　請求項１３記載の出力回路において、
    　第２電源電圧を供給する第２電源と、前記出力端子との間に接続された第２導電型の第２トランジスタを備え、
    　前記第１電源配線は、平面視で、前記第１トランジスタと前記第２トランジスタとの間に配置されている
    出力回路。
PCT/JP2022/017394 2021-04-22 2022-04-08 出力回路 WO2022224847A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2023516443A JPWO2022224847A1 (ja) 2021-04-22 2022-04-08
US18/489,440 US20240072058A1 (en) 2021-04-22 2023-10-18 Output circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-072819 2021-04-22
JP2021072819 2021-04-22

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/489,440 Continuation US20240072058A1 (en) 2021-04-22 2023-10-18 Output circuit

Publications (1)

Publication Number Publication Date
WO2022224847A1 true WO2022224847A1 (ja) 2022-10-27

Family

ID=83722960

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/017394 WO2022224847A1 (ja) 2021-04-22 2022-04-08 出力回路

Country Status (3)

Country Link
US (1) US20240072058A1 (ja)
JP (1) JPWO2022224847A1 (ja)
WO (1) WO2022224847A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293786A (ja) * 1996-04-25 1997-11-11 Sony Corp 多層配線を有する半導体装置及びその配線方法
JP2002299342A (ja) * 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 高周波半導体装置
JP2004104136A (ja) * 2003-09-18 2004-04-02 Renesas Technology Corp 半導体集積回路装置の製造方法およびマスクパターンの生成方法
WO2019130965A1 (ja) * 2017-12-25 2019-07-04 株式会社ソシオネクスト 出力回路
WO2020066797A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置および半導体パッケージ構造
WO2020137746A1 (ja) * 2018-12-26 2020-07-02 株式会社ソシオネクスト 半導体集積回路装置
JP2020202294A (ja) * 2019-06-10 2020-12-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293786A (ja) * 1996-04-25 1997-11-11 Sony Corp 多層配線を有する半導体装置及びその配線方法
JP2002299342A (ja) * 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 高周波半導体装置
JP2004104136A (ja) * 2003-09-18 2004-04-02 Renesas Technology Corp 半導体集積回路装置の製造方法およびマスクパターンの生成方法
WO2019130965A1 (ja) * 2017-12-25 2019-07-04 株式会社ソシオネクスト 出力回路
WO2020066797A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置および半導体パッケージ構造
WO2020137746A1 (ja) * 2018-12-26 2020-07-02 株式会社ソシオネクスト 半導体集積回路装置
JP2020202294A (ja) * 2019-06-10 2020-12-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JPWO2022224847A1 (ja) 2022-10-27
US20240072058A1 (en) 2024-02-29

Similar Documents

Publication Publication Date Title
US11784188B2 (en) Semiconductor integrated circuit device
US7989846B2 (en) Semiconductor device with three-dimensional field effect transistor structure
JP5130596B2 (ja) 半導体装置
US11749757B2 (en) Semiconductor chip
US11824055B2 (en) Semiconductor integrated circuit device
US11063035B2 (en) Semiconductor integrated circuit device
JP3074003B2 (ja) 半導体集積回路装置
US20220216319A1 (en) Semiconductor integrated circuit device
US20220336499A1 (en) Semiconductor integrated circuit device
US10777579B2 (en) Semiconductor integrated circuit device
US11295987B2 (en) Output circuit
JP2014131007A (ja) 半導体集積回路
US7868359B2 (en) Semiconductor device
WO2022224847A1 (ja) 出力回路
JP4925115B2 (ja) 半導体装置
US8994098B2 (en) Semiconductor device including pillar transistors
JP4017060B2 (ja) 半導体装置
JP2000223575A (ja) 半導体装置の設計方法、半導体装置および半導体装置の製造方法
US20230411246A1 (en) Semiconductor integrated circuit device
WO2023132264A1 (ja) 半導体集積回路装置
WO2024047820A1 (ja) 半導体集積回路装置
WO2023209971A1 (ja) 半導体集積回路装置
JP2007027160A (ja) 半導体集積回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22791621

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023516443

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22791621

Country of ref document: EP

Kind code of ref document: A1