WO2020137746A1 - 半導体集積回路装置 - Google Patents

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陽子 白木
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株式会社ソシオネクスト
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    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
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    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
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    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a standard cell including a three-dimensional transistor.
  • the standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • a basic unit having a specific logic function eg, inverter, latch, flip-flop, full adder, etc.
  • a plurality of standard cells are arranged on a semiconductor substrate. Then, by connecting those standard cells with wiring, an LSI chip is designed.
  • the transistor which is a basic component of LSI, has achieved improvement in integration, reduction in operating voltage, and improvement in operating speed by reducing the gate length (scaling).
  • the gate length scaling
  • off-current due to excessive scaling and a significant increase in power consumption due to it have become a problem.
  • three-dimensional structure transistors in which the transistor structure is changed from a conventional planar type to a three-dimensional type have been actively studied.
  • Non-Patent Documents 1 and 2 disclose, as new devices, a three-dimensional structure device in which a P-type FET and an N-type FET having a three-dimensional structure are laminated in a direction perpendicular to a substrate, and a standard cell using the three-dimensional structure device.
  • a three-dimensional structure device in which a P-type FET and an N-type FET having a three-dimensional structure are stacked in a direction perpendicular to the substrate is referred to as a CFET (Complementary FET), as described in Non-Patent Document 1.
  • CFET Complementary FET
  • the direction perpendicular to the substrate is called the depth direction.
  • the finish of the layout pattern depends on the density of the layout pattern and the shape of the surrounding pattern. If the finish of the layout pattern varies, problems such as performance variation of semiconductor integrated circuits, lower reliability, and lower yield occur. In addition, if the shape of the surrounding pattern is not fixed, the predictability of the performance of the semiconductor integrated circuit will decrease.
  • An object of the present disclosure is to provide a layout structure for a standard cell using a CFET, which can suppress variations in layout pattern shape and can improve the predictability of the performance of a semiconductor integrated circuit.
  • a semiconductor integrated circuit device including a standard cell, wherein the standard cell extends in a first direction and extends in the first direction with a first power supply line supplying a first power supply voltage.
  • a first conductive type three-dimensional transistor located between the first power supply wiring and the second power supply wiring in plan view, and a second power supply wiring supplying a second power supply voltage different from the first power supply voltage.
  • a first transistor and a second conductive type three-dimensional transistor formed above the first transistor in the depth direction and located between the first power supply wiring and the second power supply wiring in plan view.
  • the first conductivity type three-dimensional structure transistor and the second conductivity type three-dimensional structure transistor are provided between the first power supply line and the second power supply line in plan view.
  • the second transistor is formed above the first transistor in the depth direction.
  • the first local wiring is connected to the source or drain of the first transistor, and the second local wiring is connected to the source or drain of the second transistor.
  • the first and second local wirings extend in a second direction perpendicular to the first direction in which the first and second power supply wirings extend, and overlap each other in a plan view. Both the first and second local wirings overlap the first and second power supply wirings in plan view. That is, the first and second local wirings have redundant portions that are not necessary to form a logical function.
  • the density of the local wirings in the semiconductor integrated circuit device is reduced, and the variation in the wiring pattern shape around the first and second local wirings is reduced. Therefore, it is possible to suppress variations in performance of the semiconductor integrated circuit, lower reliability, and lower yield, and improve the predictability of the performance of the semiconductor integrated circuit.
  • a semiconductor integrated circuit device including a standard cell, wherein the standard cell extends in a first direction and extends in the first direction with a first power supply line supplying a first power supply voltage.
  • a second power supply line that supplies the first power supply voltage, and a second power supply voltage that extends in the first direction between the first power supply line and the second power supply line and that is different from the first power supply voltage.
  • a first transistor which is a three-dimensional transistor of the first conductivity type between the first power supply wiring and the third power supply wiring in plan view, and the first transistor in the depth direction.
  • a second transistor which is formed above the first power supply line and between the first power supply line and the third power supply line, is a three-dimensional transistor of the second conductivity type, and is perpendicular to the first direction. Extending in a second direction, which is a direction that forms a line, and extending in the second direction with a first local wiring connected to the source or drain of the first transistor, and overlapping the first local wiring in a plan view. And a second local wiring connected to the source or drain of the second transistor, and at least one of the first and second local wirings has the first, second and second local wirings in plan view. It overlaps with the third power wiring.
  • the first conductivity type three-dimensional structure transistor and the second conductivity type three-dimensional structure transistor are provided between the first power supply line and the third power supply line in plan view.
  • the second transistor is formed above the first transistor in the depth direction.
  • the first local wiring is connected to the source or drain of the first transistor, and the second local wiring is connected to the source or drain of the second transistor.
  • the first and second local wirings extend in a second direction perpendicular to the first direction in which the first, second and third power supply wirings extend, and overlap each other in a plan view. Then, at least one of the first and second local wirings overlaps the first, second, and third power supply wirings in plan view.
  • At least one of the first and second local wirings has a redundant portion that is not necessary to configure a logical function.
  • the density of the local wirings in the semiconductor integrated circuit device is reduced, and the variation in the wiring pattern shape around the first and second local wirings is reduced. Therefore, it is possible to suppress variations in performance of the semiconductor integrated circuit, lower reliability, and lower yield, and improve the predictability of the performance of the semiconductor integrated circuit.
  • a semiconductor integrated circuit device including a first standard cell and a second standard cell arranged adjacent to the first standard cell in the first direction, wherein the first standard cell comprises: A first power supply line extending in the first direction and supplying a first power supply voltage; a second power supply line extending in the first direction and supplying a second power supply voltage different from the first power supply voltage; A first transistor, which is a three-dimensional transistor of a first conductivity type between the first power supply wiring and the second power supply wiring, and a first transistor formed in the depth direction above the first transistor; And a second transistor, which is a three-dimensional transistor of a second conductivity type between the first power supply wiring and the second power supply wiring, the second standard cell extends in the first direction, A third power supply wiring for supplying the first power supply voltage, a fourth power supply wiring extending in the first direction for supplying the second power supply voltage, the third power supply wiring and the fourth power supply wiring in plan view.
  • a third transistor which is the first-conductivity-type three-dimensional structure transistor, between the third transistor and the third power supply wiring and the fourth transistor which are formed above the third transistor in the depth direction.
  • a fourth transistor which is the second-conductivity-type three-dimensional transistor located between the power supply line and a cell boundary which is a boundary between the first standard cell and the second standard cell, The first transistor and the third transistor face each other, the second transistor and the fourth transistor face each other, and the first standard cell is arranged in a direction perpendicular to the first direction.
  • a first local wire extending in a second direction and connected to a source or a drain of the first transistor closer to the cell boundary; and a first local wire extending in the second direction.
  • a second local wiring connected to a source or a drain of the second transistor nearer to the cell boundary, the first and second local wirings both being in a planar view. Thus, it overlaps with the first and second power supply wirings.
  • the first transistor which is the three-dimensional transistor of the first conductivity type, and the three-dimensional structure of the second conductivity type are provided between the first power supply wiring and the second power supply wiring in plan view.
  • a second transistor which is a transistor.
  • the second transistor is formed above the first transistor in the depth direction.
  • the third transistor which is a first-conductivity-type three-dimensional structure transistor
  • the fourth transistor which is a second-conductivity-type three-dimensional structure transistor
  • the third transistor is formed above the fourth transistor in the depth direction.
  • the first transistor and the third transistor face each other and the second transistor and the fourth transistor face each other with the cell boundary between the first and second standard cells sandwiched therebetween.
  • the first local wiring is connected to the source or drain of the first transistor closer to the cell boundary
  • the second local wiring is connected to the source or drain of the second transistor closer to the cell boundary.
  • the first and second local wirings extend in a second direction perpendicular to the first direction in which the first and second power supply wirings extend, and overlap each other in a plan view. Both the first and second local wirings overlap the first and second power supply wirings in plan view. For this reason, the first and second local wirings have redundant portions that are not required to form a logical function. As a result, the predictability of the finished size of the local wiring in the second standard cell is improved, so that the predictability of the performance of the semiconductor integrated circuit can be improved.
  • FIG. 1 (A), (b) is a top view which shows the example of the layout structure of the standard cell which concerns on 1st Embodiment.
  • Sectional view of the layout structure of FIG. 1 in the horizontal direction in plan view (A)-(c) are cross-sectional views of the layout structure of FIG.
  • Circuit diagram of the standard cell in Figure 1 (A), (b) is a top view which shows the other example of the layout structure of the standard cell which concerns on 1st Embodiment.
  • Circuit diagram of the standard cell in Figure 5 (A), (b) is a top view which shows the example of the layout structure of the standard cell which concerns on 2nd Embodiment.
  • Circuit diagram of the standard cell in Figure 7 (A), (b) is a top view which shows the example of the layout structure of the standard cell which concerns on 2nd Embodiment.
  • Circuit diagram of the standard cell in Figure 9 Example of layout of circuit block using standard cell shown in each embodiment
  • the top view which shows the structure of the semiconductor device provided with CFET.
  • the semiconductor integrated circuit device includes a plurality of standard cells (herein, simply referred to as cells), and at least some of the plurality of standard cells are CFETs, that is, three-dimensional cells.
  • CFETs that is, three-dimensional cells.
  • a three-dimensional structure device in which a P-type FET and an N-type FET having a structure are laminated in a direction perpendicular to a substrate is provided.
  • FIG. 13 to 16 are views showing the structure of a semiconductor device having a CFET.
  • FIG. 13 is a sectional view in the X direction
  • FIG. 14 is a sectional view of a gate portion in the Y direction
  • FIG. 15 is a source/drain in the Y direction.
  • FIG. 16 is a sectional view of a part and a plan view.
  • the X direction is the direction in which the nanowires extend
  • the Y direction is the direction in which the gates extend
  • the Z direction is the direction perpendicular to the substrate surface.
  • FIGS. 13 to 16 are schematic views, and the dimensions and positions of the respective parts are not necessarily aligned.
  • an element isolation region 302 is formed on the surface of a semiconductor substrate 301 such as a silicon (Si) substrate, and the element isolation region 302 defines an element active region 30a.
  • the N-type FET is formed on the P-type FET.
  • the stacked transistor structure 390a is formed on the semiconductor substrate 301.
  • the stacked transistor structure 390a includes a gate structure 391 formed on the semiconductor substrate 301.
  • the gate structure 391 includes a gate electrode 356, a plurality of nanowires 358, a gate insulating film 355, and an insulating film 357.
  • the gate electrode 356 extends in the Y direction and rises in the Z direction.
  • the nanowires 358 penetrate the gate electrode 356 in the X direction and are arranged in the Y direction and the Z direction.
  • the gate insulating film 355 is formed between the gate electrode 356 and the nanowire 358.
  • the gate electrode 356 and the gate insulating film 355 are formed at positions receding from both ends of the nanowire 358 in the X direction, and the insulating film 357 is formed at the receding portions.
  • An insulating film 316 is formed on both sides of the insulating film 357 on the semiconductor substrate 301.
  • Reference numerals 321 and 322 are interlayer insulating films.
  • the gate electrode 356 is connected to the wiring in the upper layer by the via 385 provided in the opening 375.
  • the gate electrode 356 titanium, titanium nitride, polycrystalline silicon, or the like can be used for the gate electrode 356.
  • the gate insulating film 355 can be formed using a high dielectric constant material such as hafnium oxide, aluminum oxide, or oxides of hafnium and aluminum.
  • silicon or the like can be used for the nanowire 358.
  • silicon oxide, silicon nitride, or the like can be used for the insulating films 316 and 357.
  • the number of nanowires 358 arranged in the Z direction is 4, and in the element active region 30a, the p-type semiconductor layer 331p is formed at each end of the two nanowires 358 on the semiconductor substrate 301 side. ..
  • Two local wirings 386 that are in contact with the p-type semiconductor layer 331p are formed so as to sandwich the gate structure 391 in the X direction.
  • an n-type semiconductor layer 341n is formed at each end of the two nanowires 358 on the side separated from the semiconductor substrate 101.
  • Two local wirings 388 in contact with the n-type semiconductor layer 341n are formed so as to sandwich the gate structure 391 in the X direction.
  • An insulating film 332 is formed between the local wiring 386 and the local wiring 388.
  • An insulating film 389 is formed on the local wiring 388.
  • the p-type semiconductor layer 331p is a p-type SiGe layer and the n-type semiconductor layer 341n is an n-type Si layer.
  • the insulating film 332 can be formed using silicon oxide, silicon nitride, or the like.
  • the local wiring 388 is connected to the embedded wiring 3101 via the via 3071.
  • the local wiring 386 is connected to the embedded wiring 3102 via the via 3072.
  • the laminated transistor structure 390a has a P-type FET including the gate electrode 356, the nanowire 358, the gate insulating film 355, and the P-type semiconductor layer 331p.
  • one P-type semiconductor layer 331p functions as a source region
  • the other P-type semiconductor layer 331p functions as a drain region
  • the nanowire 358 functions as a channel.
  • the stacked transistor structure 390a also has an N-type FET including a gate electrode 356, a nanowire 358, a gate insulating film 355, and an N-type semiconductor layer 341n.
  • one N-type semiconductor layer 341n functions as a source region
  • the other N-type semiconductor layer 341n functions as a drain region
  • the nanowire 358 functions as a channel.
  • wiring between transistors is performed by vias and metal wiring, but these can be realized by a known wiring process.
  • the number of nanowires in the P-type FET and the N-type FET is assumed to be four in the Y direction and two in the Z direction, respectively, for a total of eight, but the number of nanowires is not limited to this. It is not something that can be done. Further, the number of nanowires in the P-type FET and the N-type FET may be different.
  • a semiconductor layer portion that is formed at both ends of a nanowire and constitutes a terminal that serves as a source or a drain of a transistor is referred to as a “pad”.
  • the p-type semiconductor layer 331p and the n-type semiconductor layer 341n correspond to pads.
  • FIGS. 1A and 1B are plan views
  • FIG. 2 is a cross-sectional view in a horizontal direction in plan view
  • FIG. (A)-(c) is sectional drawing in a plane view longitudinal direction.
  • FIG. 1A shows a lower portion, that is, a portion including a three-dimensional structure transistor (here, P-type nanowire FET) formed on the side close to the substrate
  • FIG. 1B shows an upper portion, that is, from the substrate.
  • a portion including a three-dimensional structure transistor (here, N-type nanowire FET) formed on the far side is shown.
  • 2 is a section taken along line X1-X1', FIG.
  • FIG. 3(a) is a section taken along line Y1-Y1'
  • FIG. 3(b) is a section taken along line Y2-Y2'
  • FIG. 3(c) is taken line Y3-Y3'. Is a cross section.
  • FIG. 4 is a circuit diagram of the cell shown in FIGS.
  • the cells shown in FIGS. 1 to 3 have a P-type transistor P1 and an N-type transistor N1 to realize an input A and output Y inverter circuit.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is the same. It is set to the Z direction (corresponding to the depth direction).
  • Dotted lines running vertically and horizontally in the plan view of FIG. 1 and the like and dotted lines running vertically in the cross-sectional views of FIG. 2 and the like show grids used for arranging components at the time of designing.
  • the grids are arranged at equal intervals in the X direction and at equal intervals in the Y direction.
  • the grid spacing may be the same or different in the X and Y directions. Further, the grid spacing may be different for each layer.
  • each part does not necessarily have to be arranged on the grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable that the parts are arranged on the grid.
  • power supply wirings 11 and 12 extending in the X direction are provided at both ends of the cell in the Y direction.
  • Both the power supply lines 11 and 12 are embedded power supply lines (BPR: Buried Power Rail) formed in the embedded wiring layer.
  • the power supply wiring 11 supplies the power supply voltage VDD
  • the power supply wiring 12 supplies the power supply voltage VSS.
  • Wirings 61 and 62 extending in the X direction are formed in the M1 wiring layer.
  • the wiring 61 corresponds to the input A and the wiring 62 corresponds to the output Y.
  • the nanowire 21 extending in the X direction is formed in the lower part of the cell, and the nanowire 26 extending in the X direction is formed in the upper part of the cell.
  • the nanowires 21 and 26 overlap each other in a plan view.
  • Pads 22 a and 22 b doped with a P-type semiconductor are formed on both ends of the nanowire 21.
  • N-type semiconductor-doped pads 27 a and 27 b are formed on both ends of the nanowire 26.
  • the nanowire 21 constitutes a channel portion of the P-type transistor P1, and the pads 22a and 22b constitute terminals which are the source or the drain of the P-type transistor P1.
  • the nanowire 26 forms a channel portion of the N-type transistor N1, and the pads 27a and 27b form a terminal that serves as a source or a drain of the N-type transistor N1.
  • the P-type transistor P1 is formed above the buried wiring layer in the Z direction, and the N-type transistor N1 is formed above the P-type transistor P1 in the Z direction.
  • the gate wiring 31 extends in the Y direction at approximately the center of the cell in the X direction, and extends in the Z direction from the lower portion to the upper portion of the cell.
  • the gate wiring 31 becomes the gates of the P-type transistor P1 and the N-type transistor N1. That is, the nanowire 21, the gate wiring 31, and the pads 22a and 22b form the P-type transistor P1.
  • the nanowire 26, the gate wiring 31, and the pads 27a and 27b form an N-type transistor N1.
  • dummy gate wirings 35a and 35b are formed at both ends of the cell in the X direction. Like the gate line 31, the dummy gate lines 35a and 35b extend in the Y direction and the Z direction.
  • Local wirings 41 and 42 extending in the Y direction are formed in the lower portion of the cell.
  • the local wiring 41 is connected to the pad 22a.
  • the local wiring 42 is connected to the pad 22b.
  • Local wirings 43 and 44 extending in the Y direction are formed in the upper portion of the cell.
  • the local wiring 43 is connected to the pad 27a.
  • the local wiring 44 is connected to the pad 27b.
  • the local wiring 41 extends to a position overlapping the power wiring 11 in a plan view, and is connected to the power wiring 11 via the contact 51.
  • the contact 51 is formed at a position where the power supply wiring 11 and the local wiring 41 overlap each other in a plan view.
  • the local wiring 43 extends to a position overlapping the power wiring 12 in a plan view, and is connected to the power wiring 12 via the contact 52.
  • the contact 52 is formed at a position where the power supply wiring 12 and the local wiring 43 overlap each other in plan view.
  • the local wirings 42, 44 are connected via a contact 53.
  • the contact 53 is formed at a position where the local wiring 42 and the local wiring 44 overlap each other in a plan view.
  • the wiring 61 is connected to the gate wiring 31 via the contact 71.
  • the wiring 62 is connected to the local wiring 44 via the contact 72.
  • the local wiring has a redundant portion that is not required to configure a logical function.
  • the density of the local wiring is reduced, and the variation in the wiring shape around the local wiring is reduced.
  • the local wirings 42, 43, 44 extend to a position overlapping both the power supply wirings 11, 12 in a plan view.
  • the local wirings 42 and 44 are connected through the contact 53, but are electrically separated from the power supply wirings 11 and 12.
  • the local wirings 42 and 44 that are overlapped with each other in a plan view have the same length and both ends in the Y direction.
  • the local wiring 42 is a wiring for connecting the drain of the transistor P1 to the output Y
  • the local wiring 44 is a wiring for connecting the drain of the transistor N1 to the output Y. Therefore, the local wirings 42 and 44 may be formed so as to be connected to the M1 wiring 62 that serves as the output Y, and need not be extended to a position overlapping the power supply wiring 12 in plan view. However, in this embodiment, the local wirings 42 and 44 extend downward in the Y direction and overlap the power supply wiring 12 in a plan view.
  • the local wiring 43 is a wiring for supplying the power supply voltage VSS to the source of the transistor N1. Therefore, the local wiring 43 may be formed so that it can be connected to the power supply wiring 12, and does not need to be extended to a position overlapping the power supply wiring 11 in a plan view. However, in this embodiment, the local wiring 43 extends upward in the Y direction and overlaps the power supply wiring 11 in a plan view.
  • the local wiring 42 and the local wiring 44 extend in the Y direction and overlap each other in a plan view.
  • the local wirings 42 and 44 both overlap the power supply wirings 11 and 12 in a plan view. That is, the local wirings 42 and 44 have redundant portions that are not necessary to form a logical function.
  • the density of the local wirings in the semiconductor integrated circuit device is reduced and the variation in the wiring pattern shape around the local wirings 42 and 44 is reduced. Therefore, it is possible to suppress variations in performance of the semiconductor integrated circuit, lower reliability, and lower yield, and improve the predictability of the performance of the semiconductor integrated circuit.
  • the local wirings 42 and 44 which overlap each other in a plan view, have the same length and the positions of both ends in the Y direction, but they do not have to be the same.
  • FIG. 5 is a plan view showing another example of the layout structure of the cell according to the first embodiment, where (a) shows a lower portion including a P-type nanowire FET and (b) shows an upper portion including an N-type nanowire FET.
  • FIG. 6 is a circuit diagram of the cell shown in FIG. As shown in FIG. 6, the cell shown in FIG. 5 has P-type transistors P11 and P12 and N-type transistors N11 and N12, and realizes a two-input NAND circuit having inputs A and B and output Y.
  • the sectional structure of the cell can be understood with reference to FIGS. 2 and 3 shown in the first embodiment.
  • Wirings 161, 162, 163 extending in the X direction are formed in the M1 wiring layer.
  • the wiring 161 corresponds to the input A
  • the wiring 162 corresponds to the input B
  • the wiring 163 corresponds to the output Y.
  • Nanowires 121a and 121b extending in the X direction are formed in the lower portion of the cell, and nanowires 126a and 126b extending in the X direction are formed in the upper portion of the cell.
  • a pad 122a doped with a P-type semiconductor is formed on the left side of the nanowire 121a in the drawing, and a pad 122b doped with a P-type semiconductor is formed on the right side of the nanowire 121b in the drawing.
  • a pad 122c doped with a P-type semiconductor is formed between the nanowires 121a and 121b.
  • a pad 127a doped with an N-type semiconductor is formed on the left side of the nanowire 126a in the drawing, and a pad 127b doped with an N-type semiconductor is formed on the right side of the nanowire 126b in the drawing. Further, a pad 127c doped with an N-type semiconductor is formed between the nanowires 126a and 126b.
  • the gate wirings 131 and 132 extend in the Y direction, and extend in the Z direction from the lower part to the upper part of the cell.
  • the gate wiring 131 becomes the gates of the P-type transistor P11 and the N-type transistor N11
  • the gate wiring 132 becomes the gates of the P-type transistor P12 and the N-type transistor N12.
  • dummy gate wirings 135a and 135b are formed at both ends of the cell in the X direction.
  • the dummy gate wirings 135a and 135b extend in the Y direction and the Z direction similarly to the gate wirings 131 and 132.
  • Local wirings 141, 142, 143 extending in the Y direction are formed in the lower part of the cell.
  • the local wiring 141 is connected to the pad 122a.
  • the local wiring 142 is connected to the pad 122b.
  • the local wiring 143 is connected to the pad 122c.
  • Local wirings 144, 145, 146 extending in the Y direction are formed in the upper portion of the cell.
  • the local wiring 144 is connected to the pad 127a.
  • the local wiring 145 is connected to the pad 127b.
  • the local wiring 146 is connected to the pad 127c.
  • the local wiring 141 extends to a position where it overlaps the power supply wiring 11 in a plan view, and is connected to the power supply wiring 11 via a contact 151.
  • the local wiring 142 extends to a position overlapping the power supply wiring 11 in a plan view, and is connected to the power supply wiring 11 via the contact 152.
  • the local wiring 144 extends to a position overlapping the power wiring 12 in a plan view, and is connected to the power wiring 12 via a contact 153.
  • the wiring 161 is connected to the gate wiring 131 via the contact 171.
  • the wiring 162 is connected to the gate wiring 132 via the contact 172.
  • the wiring 163 is connected to the local wiring 145 via the contact 173, and is also connected to the local wiring 143 via the contact 174.
  • the local wiring has a redundant portion which is not necessary to configure a logical function.
  • the density of the local wiring in the semiconductor integrated circuit device is reduced, and the variation in the wiring shape around the local wiring is reduced.
  • the local wirings 142, 143, 144, and 145 extend to positions overlapping both power supply wirings 11 and 12 in a plan view.
  • the local wirings 142 and 145 that are overlapped with each other in a plan view have the same length and both ends in the Y direction.
  • the local wiring 146 extends to a position overlapping the power supply wiring 12 in plan view.
  • the local wiring 142 is a wiring for supplying the power supply voltage VDD to the source of the transistor P12. Therefore, the local wiring 142 may be formed so that it can be connected to the power supply wiring 11, and does not need to extend to a position overlapping the power supply wiring 12 in plan view.
  • the local wiring 143 is a wiring for connecting the drains of the transistors P11 and P12 to the output Y. Therefore, the local wiring 143 may be formed so that it can be connected to the M1 wiring 163 that serves as the output Y, and does not need to extend to a position overlapping the power supply wiring 12 in plan view. However, in this example, the local wirings 142 and 143 are extended downward in the Y direction and overlap the power supply wiring 12 in a plan view.
  • the local wiring 144 is a wiring for supplying the power supply voltage VSS to the source of the transistor N11. Therefore, the local wiring 144 may be formed so that it can be connected to the power supply wiring 12, and does not need to extend to a position overlapping the power supply wiring 11 in a plan view. However, in this example, the local wiring 144 extends upward in the Y direction and overlaps the power supply wiring 11 in a plan view.
  • the local wiring 145 is a wiring for connecting the drain of the transistor N12 to the output Y. Therefore, the local wiring 145 may be formed so that it can be connected to the M1 wiring 163 that becomes the output Y, and does not need to extend to a position overlapping the power supply wiring 12 in plan view.
  • the local wiring 146 is a wiring that serves as a connection node between the transistors N11 and N12. As can be seen from the circuit diagram of FIG. 6, the connection nodes of the transistors N11 and N12 are not connected to other wiring. Therefore, it is not necessary to extend the local wiring 146 to a position overlapping the power supply wiring 12 in plan view. However, in this example, the local wirings 145 and 146 extend downward in the Y direction and overlap the power supply wiring 12 in a plan view.
  • the local wiring 142 and the local wiring 145 extend in the Y direction and overlap each other in a plan view.
  • Each of the local wirings 142 and 145 overlaps the power supply wirings 11 and 12 in a plan view. That is, the local wirings 142 and 145 have redundant portions that are not necessary to form a logical function.
  • the density of the local wirings in the semiconductor integrated circuit device is reduced and the variation in the wiring pattern shape around the local wirings 142 and 145 is reduced. Therefore, it is possible to suppress variations in performance of the semiconductor integrated circuit, lower reliability, and lower yield, and improve the predictability of the performance of the semiconductor integrated circuit.
  • the local wiring 146 which is a connection node of the transistors N11 and N12 that is not connected to other wiring, has a redundant portion. As a result, the density of the local wiring in the semiconductor integrated circuit device is further reduced, and the variation in the wiring pattern shape around the local wiring 146 is further reduced.
  • FIG. 7A and 7B are plan views showing another example of the layout structure of the cell according to the first embodiment, where FIG. 7A shows a lower portion including a P-type nanowire FET, and FIG. 7B shows an upper portion including an N-type nanowire FET.
  • FIG. 8 is a circuit diagram of the cell shown in FIG. As shown in FIG. 8, the cell shown in FIG. 7 has P-type transistors P21 and P22 and N-type transistors N21 and N22 to realize a two-input NOR circuit having inputs A and B and output Y.
  • the sectional structure of the cell can be understood with reference to FIGS. 2 and 3 shown in the first embodiment.
  • Wirings 261, 262, 263 extending in the X direction are formed in the M1 wiring layer.
  • the wiring 261 corresponds to the input A
  • the wiring 262 corresponds to the input B
  • the wiring 263 corresponds to the output Y.
  • the nanowires 221a and 221b extending in the X direction are formed in the lower part of the cell, and the nanowires 226a and 226b extending in the X direction are formed in the upper part of the cell.
  • a pad 222a doped with a P-type semiconductor is formed on the left side of the nanowire 221a in the drawing, and a pad 222b doped with a P-type semiconductor is formed on the right side of the nanowire 221b in the drawing.
  • a pad 222c doped with a P-type semiconductor is formed between the nanowires 221a and 221b.
  • An N-type semiconductor-doped pad 227a is formed on the left side of the nanowire 226a in the drawing, and an N-type semiconductor-doped pad 227b is formed on the right side of the nanowire 226b in the drawing. Further, a pad 227c doped with an N-type semiconductor is formed between the nanowires 226a and 226b.
  • the gate wirings 231 and 232 extend in the Y direction, and extend in the Z direction from the lower part to the upper part of the cell.
  • the gate wiring 231 becomes the gates of the P-type transistor P21 and the N-type transistor N21
  • the gate wiring 232 becomes the gates of the P-type transistor P22 and the N-type transistor N22.
  • dummy gate wirings 235a and 235b are formed at both ends of the cell in the X direction.
  • the dummy gate wirings 235a and 235b extend in the Y direction and the Z direction similarly to the gate wirings 231 and 232.
  • Local wirings 241, 242, 243 extending in the Y direction are formed in the lower part of the cell.
  • the local wiring 241 is connected to the pad 222a.
  • the local wiring 242 is connected to the pad 222b.
  • the local wiring 243 is connected to the pad 222c.
  • Local wirings 244, 245 and 246 extending in the Y direction are formed in the upper part of the cell.
  • the local wiring 244 is connected to the pad 227a.
  • the local wiring 245 is connected to the pad 227b.
  • the local wiring 246 is connected to the pad 227c.
  • the local wiring 241 extends to a position overlapping the power wiring 11 in a plan view, and is connected to the power wiring 11 via a contact 251.
  • the local wiring 244 extends to a position overlapping the power wiring 12 in a plan view, and is connected to the power wiring 12 via the contact 252.
  • the local wiring 245 extends to a position where it overlaps the power supply wiring 12 in a plan view, and is connected to the power supply wiring 12 via a contact 253.
  • the wiring 261 is connected to the gate wiring 231 via the contact 271.
  • the wiring 262 is connected to the gate wiring 232 via the contact 272.
  • the wiring 263 is connected to the local wiring 242 via the contact 273, and is also connected to the local wiring 246 via the contact 274.
  • the local wiring has a redundant portion which is not necessary to configure a logical function.
  • the density of the local wiring in the semiconductor integrated circuit device is reduced, and the variation in the wiring shape around the local wiring is reduced.
  • the local wirings 243, 244, and 246 extend to positions overlapping both power supply wirings 11 and 12 in a plan view.
  • the local wirings 243 and 246 that overlap each other in a plan view have the same length and both ends in the Y direction. Further, the local wiring 246 extends to a position overlapping the power supply wiring 12 in plan view.
  • the local wiring 243 is a wiring that serves as a connection node of the transistors P21 and P22. As can be seen from the circuit diagram of FIG. 8, the connection nodes of the transistors P21 and P22 are not connected to other wiring. Therefore, it is not necessary to extend the local wiring 243 to a position overlapping the power supply wirings 11 and 12 in plan view. However, in this example, the local wiring 243 extends in both directions in the Y direction and overlaps the power supply wirings 11 and 12 in a plan view.
  • the local wiring 244 is a wiring for supplying the power supply voltage VSS to the source of the transistor N21. Therefore, the local wiring 244 may be formed so that it can be connected to the power supply wiring 12, and does not need to extend to a position overlapping the power supply wiring 11 in plan view. However, in this example, the local wiring 244 extends upward in the Y direction and overlaps the power supply wiring 11 in a plan view.
  • the local wiring 246 is a wiring for connecting the drains of the transistors N21 and N22 to the output Y. Therefore, the local wiring 246 may be formed so that it can be connected to the M1 wiring 263 that becomes the output Y, and does not need to extend to a position overlapping the power supply wiring 12 in plan view. However, in this example, the local wiring 246 extends downward in the Y direction and overlaps the power supply wiring 12 in a plan view.
  • the local wiring 243 and the local wiring 246 extend in the Y direction and overlap each other in a plan view.
  • the local wirings 243 and 246 all overlap with the power supply wirings 11 and 12 in a plan view. That is, the local wirings 243 and 246 have redundant portions that are not necessary to form a logical function.
  • the density of the local wirings in the semiconductor integrated circuit device is reduced, and the variation in the wiring pattern shape around the local wirings 243 and 246 is reduced. Therefore, it is possible to suppress variations in performance of the semiconductor integrated circuit, lower reliability, and lower yield, and improve the predictability of the performance of the semiconductor integrated circuit.
  • the local wiring 243 which is a connection node of the transistors P21 and P22 that is not connected to other wiring, has a redundant portion. As a result, the density of the local wiring in the semiconductor integrated circuit device is further reduced, and the variation in the wiring shape around the local wiring 243 is further reduced.
  • FIG. 9A and 9B are plan views showing an example of the layout structure of the cell according to the second embodiment.
  • FIG. 9A shows a lower part including a P-type nanowire FET
  • FIG. 9B shows an upper part including an N-type nanowire FET.
  • the cell shown in FIG. 9 is a so-called double-height cell, and has a height (size in the Y direction) twice that of the cell (single-height cell) shown in the first embodiment.
  • FIG. 10 is a circuit diagram of the cell shown in FIG. As shown in FIG. 10, the cell shown in FIG.
  • power supply wirings 411 and 412 extending in the X direction are provided at both ends of the cell in the Y direction. Further, a power supply line 413 extending in the X direction is provided at the center of the cell in the Y direction. The width of the power supply wiring 413 in the Y direction is almost double that of the power supply wirings 411 and 412.
  • the power supply wirings 411, 412, and 413 are all BPRs formed in the embedded wiring layer.
  • the power supply wirings 411 and 412 supply the power supply voltage VDD, and the power supply wiring 413 supplies the power supply voltage VSS.
  • Wirings 461, 462, 463, 464 extending in the X direction are formed in the M1 wiring layer.
  • the wiring 461 corresponds to the input A
  • the wiring 462 corresponds to the input B
  • the wiring 463 corresponds to the input C
  • the wiring 464 corresponds to the output Y.
  • Nanowires 421a, 421b, 421c extending in the X direction are formed in the lower portion of the cell in the region between the power supply wirings 411, 413, and nanowires 425a, 425b, 425c extending in the X direction are formed in the upper portion of the cell. Has been formed. The nanowires 421a, 421b, 421c and the nanowires 425a, 425b, 425c overlap in a plan view.
  • a pad 422a doped with a P-type semiconductor is formed on the left side of the nanowire 421a in the drawing.
  • a pad 422b doped with a P-type semiconductor is formed between the nanowires 421a and 421b.
  • a pad 422c doped with a P-type semiconductor is formed between the nanowires 421b and 421c.
  • a pad 422d doped with a P-type semiconductor is formed on the right side of the nanowire 421c in the drawing.
  • the nanowire 421a constitutes a channel portion of the P-type transistor P41, and the pads 422a and 422b constitute terminals which are a source or a drain of the P-type transistor P41.
  • the nanowire 421b configures the channel portion of the P-type transistor P42, and the pads 422b and 422c configure the terminal that serves as the source or drain of the P-type transistor P42.
  • the nanowire 421c configures the channel portion of the P-type transistor P43, and the pads 422c and 422d configure the terminal that serves as the source or drain of the P-type transistor P43.
  • an N-type semiconductor-doped pad 426a is formed on the left side of the nanowire 425a in the drawing.
  • a pad 426b doped with an N-type semiconductor is formed between the nanowires 425a and 425b.
  • a pad 426c doped with an N-type semiconductor is formed between the nanowires 425b and 425c.
  • a pad 426d doped with an N-type semiconductor is formed on the right side of the nanowire 425c in the drawing.
  • the nanowire 425a forms a channel portion of the N-type transistor N41, and the pads 426a and 426b form a terminal serving as a source or a drain of the N-type transistor N41.
  • the nanowire 425b forms a channel portion of the N-type transistor N42, and the pads 426b and 426c form a terminal that serves as a source or a drain of the N-type transistor N42.
  • the nanowire 425c forms a channel portion of the N-type transistor N43, and the pads 426c and 426d form a terminal that is a source or a drain of the N-type transistor N43.
  • nanowires 423a, 423b, 423c extending in the X direction are formed in the lower portion of the cell, and nanowires 427a, 427b, 427c extending in the X direction are formed in the upper portion of the cell.
  • the nanowires 423a, 423b, 423c and the nanowires 427a, 427b, 427c overlap in a plan view.
  • a pad 424a doped with a P-type semiconductor is formed on the left side of the nanowire 423a in the drawing.
  • a pad 424b doped with a P-type semiconductor is formed between the nanowires 423a and 423b.
  • a pad 424c doped with a P-type semiconductor is formed between the nanowires 423b and 423c.
  • a pad 424d doped with a P-type semiconductor is formed on the right side of the nanowire 423c in the drawing.
  • the nanowire 423a forms a channel portion of the P-type transistor P44, and the pads 424a and 424b form a terminal that serves as a source or a drain of the P-type transistor P44.
  • the nanowire 423b configures the channel portion of the P-type transistor P45, and the pads 424b and 424c configure the terminal that serves as the source or drain of the P-type transistor P45.
  • the nanowire 423c constitutes the channel part of the P-type transistor P46, and the pads 424c and 424d constitute the terminal which becomes the source or the drain of the P-type transistor P46.
  • a pad 428a doped with an N-type semiconductor is formed on the left side of the nanowire 427a in the drawing.
  • a pad 428b doped with an N-type semiconductor is formed between the nanowires 427a and 427b.
  • a pad 428c doped with an N-type semiconductor is formed between the nanowires 427b and 427c.
  • a pad 428d doped with an N-type semiconductor is formed on the right side of the nanowire 427c in the drawing.
  • the nanowire 427a forms a channel portion of the N-type transistor N44, and the pads 428a and 428b form a terminal serving as a source or a drain of the N-type transistor N44.
  • the nanowire 427b forms a channel portion of the N-type transistor N45, and the pads 428b and 428c form a terminal serving as a source or a drain of the N-type transistor N45.
  • the nanowire 427c forms a channel portion of the N-type transistor N46, and the pads 428c and 428d form a terminal serving as a source or a drain of the N-type transistor N46.
  • the gate wirings 431, 432, 433 extend in the Y direction, and extend in the Z direction from the lower part to the upper part of the cell.
  • the gate wirings 431, 432, 433 are formed in a region from the power supply wiring 411 to the power supply wiring 412.
  • the gate wiring 431 becomes the gates of the P-type transistors P41 and P44 and the N-type transistors N41 and N44.
  • the gate wiring 432 becomes the gates of the P-type transistors P42 and P45 and the N-type transistors N42 and N45.
  • the gate wiring 433 becomes the gates of the P-type transistors P43 and P46 and the N-type transistors N43 and N46.
  • dummy gate wirings 435a and 435b are formed at both ends of the cell in the X direction.
  • the dummy gate wirings 435a and 435b extend in the Y direction and the Z direction similarly to the gate wirings 431, 432, and 433.
  • Local wirings 441, 442, 443, 444, 445 extending in the Y direction are formed in the lower part of the cell.
  • the local wiring 441 is connected to the pad 422a.
  • the local wiring 442 is connected to the pad 424a.
  • the local wiring 443 is connected to the pads 422b and 424b.
  • the local wiring 444 is connected to the pads 422c and 424c.
  • the local wiring 445 is connected to the pads 422d and 424d.
  • Local wirings 446, 447, 448, 449 extending in the Y direction are formed in the upper portion of the cell.
  • the local wiring 446 is connected to the pads 426a and 428a.
  • the local wiring 447 is connected to the pads 426b and 428b.
  • the local wiring 448 is connected to the pads 426c and 428c.
  • the local wiring 449 is connected to the pads 426d and 428d.
  • the local wiring 441 extends to a position overlapping the power wiring 411 in a plan view, and is connected to the power wiring 411 via the contact 451.
  • the local wiring 442 extends to a position overlapping the power supply wiring 412 in a plan view, and is connected to the power supply wiring 412 via a contact 455.
  • the local wiring 444 extends to a position overlapping the power supply wirings 411 and 412 in plan view, is connected to the power supply wiring 411 via the contact 452, and is connected to the power supply wiring 412 via the contact 456.
  • the local wiring 446 is connected to the power supply wiring 413 via the contacts 453 and 454.
  • the local wiring 445 and the local wiring 449 are connected via a contact 457.
  • the wiring 461 is connected to the gate wiring 433 via the contact 473.
  • the wiring 462 is connected to the gate wiring 432 via the contact 474.
  • the wiring 463 is connected to the gate wiring 431 through the contact 475.
  • the wiring 464 is connected to the local wiring 443 through the contact 471, and is also connected to the local wiring 449 through the contact 472.
  • the local wiring has a redundant portion that is not required to configure a logical function.
  • the density of the local wiring in the semiconductor integrated circuit device is reduced, and the variation in the shape of the wiring pattern around the local wiring is reduced.
  • the redundant portion of the local wiring is surrounded by a thick broken line.
  • the local wirings 446 and 448 further extend upward from the pads 426a and 426c in the Y direction, and overlap the power supply wiring 411 in a plan view.
  • the local wirings 443, 445, 446, 447, 448, 449 further extend downward in the Y direction from the pads 424b, 424d, 428a, 428b, 428c, 428d and overlap the power supply wiring 412 in a plan view.
  • the local wiring 444 may be formed separately in a portion connected to the pad 422c and a portion connected to the pad 424c, but here, the local wiring 444 is formed integrally and is formed in a plan view with the power supply wiring 413. Have an overlap.
  • the local wirings 443, 444, 445, 446, 448, 449 overlap the power supply wirings 411, 412, 413 in plan view.
  • the local wirings 443, 445, 448, 449 are electrically separated from the power supply wirings 411, 412, 413.
  • the local wirings 444 and 448 that are overlapped with each other in a plan view have the same length and both ends in the Y direction.
  • the local wirings 445 and 449 that are overlapped with each other in a plan view are connected via a contact 457, and have the same length and both ends in the Y direction.
  • the local wirings 441 and 442 and the local wiring 446 overlap each other in a plan view, and the local wiring 446 overlaps with the power supply wirings 411, 412, 413 in a plan view.
  • the local wiring 443 and the local wiring 447 overlap each other in a plan view, and the local wiring 443 overlaps with the power supply wirings 411, 412, 413 in a plan view.
  • the local wiring 444 and the local wiring 448 overlap with each other in a plan view, and the local wirings 444 and 448 both overlap with the power supply wirings 411, 412, 413 in a plan view.
  • the local wiring 445 and the local wiring 449 overlap each other in a plan view, and the local wirings 445 and 449 both overlap with the power supply wirings 411, 412, 413 in a plan view. That is, the local wirings 443, 444, 445, 446, 448, 449 have redundant portions that are not necessary to form a logical function. As a result, the density of the local wirings in the semiconductor integrated circuit device is reduced, and the variation in the wiring pattern shape around the local wirings 443, 444, 445, 446, 448, 449 is reduced. Therefore, it is possible to suppress variations in performance of the semiconductor integrated circuit, lower reliability, and lower yield, and improve the predictability of the performance of the semiconductor integrated circuit.
  • the cell according to the present embodiment may be configured such that the lower portion includes the N-type FET and the upper portion includes the P-type FET.
  • a power supply line for supplying the power supply voltage VSS is provided at both ends of the cell in the Y direction, and a power supply line for supplying the power supply voltage VDD is provided at the center of the cell in the Y direction. And it is sufficient.
  • FIG. 11 and 12 are examples of layouts of circuit blocks using the cells shown in the above embodiments.
  • FIG. 11 shows the lower part of the cell
  • FIG. 12 shows the upper part of the cell.
  • C11, C12, C13, C14, C15, C16, C17, C18 are inverter cells shown in the first embodiment
  • C21, C22, C23 are two-input NAND cells shown in the first embodiment
  • C31, C32, C33 are
  • the 2-input NOR cell and C41 shown in the first embodiment are the double-height 3-input NAND cells shown in the second embodiment.
  • the double height 3-input NAND cell C41 and the inverter cell C15 are inverted in the X direction.
  • the 2-input NOR cell C32, the inverter cell C13, and the 2-input NAND cell C22 are inverted in the Y direction.
  • the inverter cell C14 is inverted in the X direction and the Y direction.
  • the features according to the present disclosure are represented by the portions A1, A2, and A3 surrounded by broken lines.
  • the portion A1 in one of the two cells adjacent in the X direction, the local wiring closest to the cell boundary has a redundant portion.
  • the predictability of the finished size of the pattern of the other cell is improved, and the performance predictability of the semiconductor integrated circuit is improved.
  • the local wirings 501 and 502 near the right end of the inverter cell C11 have redundant portions.
  • the P-type transistors are opposed to each other and the N-type transistors are opposed to each other across the boundary therebetween.
  • the local wiring 501 is connected to the source or drain of the P-type transistor closer to the cell boundary
  • the local wiring 502 is connected to the source or drain of the N-type transistor closer to the cell boundary. It is connected.
  • the local wirings 501 and 502 overlap with each other in plan view, and both overlap with the power supply wiring for supplying the power supply voltage VDD and the power supply wiring for supplying the power supply voltage VSS in plan view.
  • the local wiring closest to the cell boundary has a redundant part in both two cells adjacent in the X direction.
  • the predictability of the finished dimensions of the patterns of both cells is improved, the performance predictability of the semiconductor integrated circuit is improved, and the variation in the wiring pattern shape is suppressed.
  • the wirings 513 and 514 have redundant portions.
  • the predictability of the finished dimensions of the patterns of the 2-input NAND cell C23 and the inverter cell C15 is improved, the predictability of the performance of the semiconductor integrated circuit is improved, and the variation of the wiring pattern shape is suppressed.
  • one or both of the two cells adjacent in the Y direction have a redundant part on the side where the local wiring is close to the cell boundary.
  • the predictability of the finished size of the pattern of the other cell or both cells is improved, the performance predictability of the semiconductor integrated circuit is improved, and the variation in the wiring pattern shape is suppressed.
  • the local wirings 501 and 502 of the inverter cell C11 have redundant portions on the lower side in the Y direction.
  • the local wirings 521 and 522 of the 2-input NOR cell C32 have redundant portions on the upper side in the Y direction. This improves the predictability of the finished dimensions of the patterns of the inverter cell C11 and the 2-input NOR cell C32, improves the predictability of the performance of the semiconductor integrated circuit, and suppresses the variation in the wiring pattern shape.
  • the transistor has one nanowire, but some or all of the transistor may have a plurality of nanowires.
  • a plurality of nanowires may be provided in the Y direction in a plan view, or a plurality of nanowires may be provided in the Z direction.
  • a plurality of nanowires may be provided in each of the Y direction and the Z direction.
  • the number of nanowires included in the transistor may be different between the upper portion and the lower portion of the cell.
  • the cross-sectional shape of the nanowire is substantially square, but the present invention is not limited to this.
  • it may be circular or rectangular.
  • the nanowire FET is described as an example of the three-dimensional structure transistor, but the present invention is not limited to this.
  • the transistor formed under the cell may be a fin type transistor.
  • a semiconductor integrated circuit device including a standard cell using a CFET, it is possible to suppress performance variation, decrease in reliability, decrease in yield, and improve performance predictability. It is useful for improvement.

Landscapes

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Abstract

ＣＦＥＴ（Complementary FET）を用いたスタンダードセルのレイアウト構造を提供する。平面視で電源配線（１１，１２）の間に立体構造トランジスタのトランジスタ（Ｐ１，Ｎ１）があり、トランジスタ（Ｎ１）は深さ方向においてトランジスタ（Ｐ１）よりも上に形成されている。ローカル配線（４２）はトランジスタ（Ｐ１）のソースまたはドレインと接続されており、ローカル配線（４４）はトランジスタ（Ｎ１）のソースまたはドレインと接続されている。ローカル配線（４２，４４）はＹ方向に延びており、平面視で互いに重なっており、いずれも平面視で電源配線（１１，１２）と重なっている。

Description

半導体集積回路装置
　本開示は、立体構造トランジスタを含むスタンダードセルを備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
　非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。
Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
　本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
　微細プロセスにおいては、レイアウトパタンの仕上がりは、レイアウトパタンの粗密や周囲のパタン形状等によって左右される。レイアウトパタンの仕上がりがばらつくと、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下等の問題が発生する。また、周囲のパタンの形状が定まらないと、半導体集積回路の性能の予測性が低下する。
　本開示は、ＣＦＥＴを用いたスタンダードセルについて、レイアウトパタン形状のばらつきを抑制可能であり、かつ、半導体集積回路の性能の予測性を向上可能であるレイアウト構造を提供することを目的とする。
　本開示の第１態様では、スタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインと接続された第１ローカル配線と、前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインと接続された第２ローカル配線とを備え、前記第１および第２ローカル配線は、いずれも、平面視で、前記第１および第２電源配線と重なっている。
　この態様によると、スタンダードセルにおいて、平面視で第１電源配線と第２電源配線との間に、第１導電型の立体構造トランジスタである第１トランジスタと、第２導電型の立体構造トランジスタである第２トランジスタとがある。第２トランジスタは、深さ方向において、第１トランジスタよりも上に形成されている。第１ローカル配線は第１トランジスタのソースまたはドレインと接続されており、第２ローカル配線は第２トランジスタのソースまたはドレインと接続されている。第１および第２ローカル配線は、第１および第２電源配線が延びる第１方向と垂直をなす第２方向に延びており、平面視で互いに重なっている。そして、第１および第２ローカル配線はいずれも、平面視で第１および第２電源配線と重なっている。すなわち、第１および第２ローカル配線は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、第１および第２ローカル配線の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
　本開示の第２態様では、スタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧を供給する第２電源配線と、前記第１電源配線と前記第２電源配線との間において前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、平面視で前記第１電源配線と前記第３電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第３電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインと接続された第１ローカル配線と、前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインと接続された第２ローカル配線とを備え、前記第１および第２ローカル配線のうち少なくともいずれか一方は、平面視で、前記第１、第２および第３電源配線と重なっている。
　この態様によると、スタンダードセルにおいて、平面視で第１電源配線と第３電源配線との間に、第１導電型の立体構造トランジスタである第１トランジスタと、第２導電型の立体構造トランジスタである第２トランジスタとがある。第２トランジスタは、深さ方向において、第１トランジスタよりも上に形成されている。第１ローカル配線は第１トランジスタのソースまたはドレインと接続されており、第２ローカル配線は第２トランジスタのソースまたはドレインと接続されている。第１および第２ローカル配線は、第１、第２および第３電源配線が延びる第１方向と垂直をなす第２方向に延びており、平面視で互いに重なっている。そして、第１および第２ローカル配線のうち少なくともいずれか一方は、平面視で第１、第２および第３電源配線と重なっている。すなわち、第１および第２ローカル配線のうち少なくともいずれか一方は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、第１および第２ローカル配線の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
　本開示の第３態様では、第１スタンダードセルと、前記第１スタンダードセルと第１方向において隣接配置された第２スタンダードセルとを含む半導体集積回路装置であって、前記第１スタンダードセルは、前記第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタとを備え、前記第２スタンダードセルは、前記第１方向に延び、前記第１電源電圧を供給する第３電源配線と、前記第１方向に延び、前記第２電源電圧を供給する第４電源配線と、平面視で前記第３電源配線と前記第４電源配線との間にある前記第１導電型の立体構造トランジスタである、第３トランジスタと、深さ方向において前記第３トランジスタよりも上に形成されており、平面視で前記第３電源配線と前記第４電源配線との間にある前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、前記第１スタンダードセルと前記第２スタンダードセルとの間の境界であるセル境界を挟んで、前記第１トランジスタと前記第３トランジスタとが対向しているとともに、前記第２トランジスタと前記第４トランジスタとが対向しており、前記第１スタンダードセルは、前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインのうち前記セル境界に近い方に接続された第１ローカル配線と、前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインのうち前記セル境界に近い方に接続された第２ローカル配線とを備え、前記第１および第２ローカル配線は、いずれも、平面視で、前記第１および第２電源配線と重なっている。
　この態様によると、第１スタンダードセルにおいて、平面視で第１電源配線と第２電源配線との間に、第１導電型の立体構造トランジスタである第１トランジスタと、第２導電型の立体構造トランジスタである第２トランジスタとがある。第２トランジスタは、深さ方向において、第１トランジスタよりも上に形成されている。第２スタンダードセルにおいて、平面視で第３電源配線と第４電源配線との間に、第１導電型の立体構造トランジスタである第３トランジスタと、第２導電型の立体構造トランジスタである第４トランジスタとがある。第３トランジスタは、深さ方向において、第４トランジスタよりも上に形成されている。そして、第１および第２スタンダードセルのセル境界を挟んで、第１トランジスタと第３トランジスタとが対向し、第２トランジスタと第４トランジスタとが対向している。
　第１ローカル配線は第１トランジスタのソースまたはドレインのうちセル境界に近い方に接続されており、第２ローカル配線は第２トランジスタのソースまたはドレインのうちセル境界に近い方に接続されている。第１および第２ローカル配線は、第１および第２電源配線が延びる第１方向と垂直をなす第２方向に延びており、平面視で互いに重なっている。そして、第１および第２ローカル配線はいずれも、平面視で第１および第２電源配線と重なっている。このため、第１および第２ローカル配線は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、第２スタンダードセルにおけるローカル配線の仕上がり寸法の予測性が上がるので、半導体集積回路の性能の予測性を向上させることができる。
　本開示によると、ＣＦＥＴを用いたスタンダードセルを含む半導体集積回路装置について、性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、性能の予測性を向上させることができる。
（ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 図１のレイアウト構造の平面視横方向における断面図 （ａ）～（ｃ）は図１のレイアウト構造の平面視縦方向における断面図 図１のスタンダードセルの回路図 （ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の他の例を示す平面図 図５のスタンダードセルの回路図 （ａ），（ｂ）は第２実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 図７のスタンダードセルの回路図 （ａ），（ｂ）は第２実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 図９のスタンダードセルの回路図 各実施形態で示したスタンダードセルを用いた回路ブロックのレイアウトの例 各実施形態で示したスタンダードセルを用いた回路ブロックのレイアウトの例 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
　まず、ＣＦＥＴの基本構造について説明する。図１３～図１６はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１３はＸ方向における断面図、図１４はＹ方向におけるゲート部分の断面図、図１５はＹ方向におけるソース・ドレイン部分の断面図、図１６は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１３～図１６は概略図であり、各部の寸法や位置等は必ずしも整合していない。
　この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
　素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
　また、図１４に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
　例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　また、図１５に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
　このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
　なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
　なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
　また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層３３１ｐおよびｎ型半導体層３４１ｎが、パッドに相当する。
　また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　図１～図３は第１実施形態に係るセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２は平面視横方向における断面図、図３（ａ）～（ｃ）は平面視縦方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図２は線Ｘ１－Ｘ１’の断面、図３（ａ）は線Ｙ１－Ｙ１’の断面、図３（ｂ）は線Ｙ２－Ｙ２’の断面、図３（ｃ）は線Ｙ３－Ｙ３’の断面である。
　また図４は図１～図３に示すセルの回路図である。図４に示すように、図１～図３に示すセルは、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、入力Ａ、出力Ｙのインバータ回路を実現している。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図２等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　図１（ａ）に示すように、セルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。
　Ｍ１配線層には、Ｘ方向に延びる配線６１，６２が形成されている。配線６１は入力Ａ、配線６２は出力Ｙに相当する。
　セルの下部には、Ｘ方向に延びるナノワイヤ２１が形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ２６が形成されている。ナノワイヤ２１，２６は、平面視で重なっている。ナノワイヤ２１の両端に、Ｐ型半導体がドーピングされたパッド２２ａ，２２ｂが形成されている。ナノワイヤ２６の両端に、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂが形成されている。ナノワイヤ２１がＰ型トランジスタＰ１のチャネル部を構成し、パッド２２ａ，２２ｂがＰ型トランジスタＰ１のソースまたはドレインとなる端子を構成する。ナノワイヤ２６がＮ型トランジスタＮ１のチャネル部を構成し、パッド２７ａ，２７ｂがＮ型トランジスタＮ１のソースまたはドレインとなる端子を構成する。Ｐ型トランジスタＰ１は、Ｚ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＮ１は、Ｚ方向においてＰ型トランジスタＰ１よりも上に形成されている。
　ゲート配線３１は、セルのＸ方向におけるほぼ中央においてＹ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線３１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートとなる。すなわち、ナノワイヤ２１、ゲート配線３１、およびパッド２２ａ，２２ｂによって、Ｐ型トランジスタＰ１が構成される。ナノワイヤ２６、ゲート配線３１、およびパッド２７ａ，２７ｂによって、Ｎ型トランジスタＮ１が構成される。また、セルのＸ方向における両端に、ダミーゲート配線３５ａ，３５ｂが形成されている。ダミーゲート配線３５ａ，３５ｂは、ゲート配線３１と同様に、Ｙ方向およびＺ方向に延びている。
　セルの下部において、Ｙ方向に延びるローカル配線４１，４２が形成されている。ローカル配線４１は、パッド２２ａと接続されている。ローカル配線４２は、パッド２２ｂと接続されている。セルの上部において、Ｙ方向に延びるローカル配線４３，４４が形成されている。ローカル配線４３は、パッド２７ａと接続されている。ローカル配線４４は、パッド２７ｂと接続されている。
　ローカル配線４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト５１を介して、電源配線１１と接続されている。コンタクト５１は、平面視で電源配線１１とローカル配線４１とが重なる位置に形成されている。ローカル配線４３は、電源配線１２と平面視で重なる位置まで延びており、コンタクト５２を介して、電源配線１２と接続されている。コンタクト５２は、平面視で電源配線１２とローカル配線４３とが重なる位置に形成されている。ローカル配線４２，４４は、コンタクト５３を介して接続されている。コンタクト５３は、平面視でローカル配線４２とローカル配線４４とが重なる位置に形成されている。
　配線６１は、コンタクト７１を介して、ゲート配線３１と接続されている。配線６２は、コンタクト７２を介して、ローカル配線４４と接続されている。
　ここで、本実施形態に係るセルのレイアウト構造では、ローカル配線が、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置においてローカル配線の粗密が低減されるとともに、当該ローカル配線の周囲の配線形状のばらつきが低減される。
　具体的には、ローカル配線４２，４３，４４は、平面視で電源配線１１，１２の両方と重なる位置まで延びている。ローカル配線４２，４４は、コンタクト５３を介して接続されているが、電源配線１１，１２とは電気的に分離されている。平面視で重なっているローカル配線４２，４４は、Ｙ方向において長さおよび両端の位置がそろっている。
　すなわち、ローカル配線４２はトランジスタＰ１のドレインを出力Ｙに接続するための配線であり、ローカル配線４４はトランジスタＮ１のドレインを出力Ｙに接続するための配線である。このため、ローカル配線４２，４４は、出力ＹとなるＭ１配線６２に接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。ところが本実施形態では、ローカル配線４２，４４はＹ方向下向きに延ばされており、平面視で電源配線１２と重なっている。
　また、ローカル配線４３は、トランジスタＮ１のソースに電源電圧ＶＳＳを供給するための配線である。このため、ローカル配線４３は、電源配線１２と接続できるように形成すればよく、平面視で電源配線１１と重なる位置まで延ばす必要はない。ところが本実施形態では、ローカル配線４３はＹ方向上向きに延ばされており、平面視で電源配線１１と重なっている。
　以上のように本実施形態によると、ローカル配線４２とローカル配線４４は、Ｙ方向に延びており、平面視で互いに重なっている。ローカル配線４２，４４はいずれも、平面視で電源配線１１，１２と重なっている。すなわち、ローカル配線４２，４４は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、ローカル配線４２，４４の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
　なお、平面視で重なっているローカル配線４２，４４は、Ｙ方向において、長さおよび両端の位置がそろっているが、そろっていなくてもかまわない。
　（他の例その１）
　図５は第１実施形態に係るセルのレイアウト構造の他の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴを含む下部、（ｂ）はＮ型ナノワイヤＦＥＴを含む上部を示す。また図６は図５に示すセルの回路図である。図６に示すように、図５に示すセルは、Ｐ型トランジスタＰ１１，Ｐ１２およびＮ型トランジスタＮ１１，Ｎ１２を有し、入力Ａ，Ｂ、出力Ｙの２入力ＮＡＮＤ回路を実現している。なお、セルの断面構造は、第１実施形態で示した図２および図３を参照して、理解することができる。
　Ｍ１配線層には、Ｘ方向に延びる配線１６１，１６２，１６３が形成されている。配線１６１は入力Ａ、配線１６２は入力Ｂ、配線１６３は出力Ｙに相当する。
　セルの下部には、Ｘ方向に延びるナノワイヤ１２１ａ，１２１ｂが形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ１２６ａ，１２６ｂが形成されている。ナノワイヤ１２１ａの図面左側に、Ｐ型半導体がドーピングされたパッド１２２ａが形成されており、ナノワイヤ１２１ｂの図面右側に、Ｐ型半導体がドーピングされたパッド１２２ｂが形成されている。また、ナノワイヤ１２１ａ，１２１ｂの間に、Ｐ型半導体がドーピングされたパッド１２２ｃが形成されている。ナノワイヤ１２６ａの図面左側に、Ｎ型半導体がドーピングされたパッド１２７ａが形成されており、ナノワイヤ１２６ｂの図面右側に、Ｎ型半導体がドーピングされたパッド１２７ｂが形成されている。また、ナノワイヤ１２６ａ，１２６ｂの間に、Ｎ型半導体がドーピングされたパッド１２７ｃが形成されている。
　ゲート配線１３１，１３２は、Ｙ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線１３１は、Ｐ型トランジスタＰ１１およびＮ型トランジスタＮ１１のゲートとなり、ゲート配線１３２は、Ｐ型トランジスタＰ１２およびＮ型トランジスタＮ１２のゲートとなる。また、セルのＸ方向における両端に、ダミーゲート配線１３５ａ，１３５ｂが形成されている。ダミーゲート配線１３５ａ，１３５ｂは、ゲート配線１３１，１３２と同様に、Ｙ方向およびＺ方向に延びている。
　セルの下部において、Ｙ方向に延びるローカル配線１４１，１４２，１４３が形成されている。ローカル配線１４１は、パッド１２２ａと接続されている。ローカル配線１４２は、パッド１２２ｂと接続されている。ローカル配線１４３は、パッド１２２ｃと接続されている。セルの上部において、Ｙ方向に延びるローカル配線１４４，１４５，１４６が形成されている。ローカル配線１４４は、パッド１２７ａと接続されている。ローカル配線１４５は、パッド１２７ｂと接続されている。ローカル配線１４６は、パッド１２７ｃと接続されている。
　ローカル配線１４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト１５１を介して、電源配線１１と接続されている。ローカル配線１４２は、電源配線１１と平面視で重なる位置まで延びており、コンタクト１５２を介して、電源配線１１と接続されている。ローカル配線１４４は、電源配線１２と平面視で重なる位置まで延びており、コンタクト１５３を介して、電源配線１２と接続されている。
　配線１６１は、コンタクト１７１を介して、ゲート配線１３１と接続されている。配線１６２は、コンタクト１７２を介して、ゲート配線１３２と接続されている。配線１６３は、コンタクト１７３を介して、ローカル配線１４５と接続されており、また、コンタクト１７４を介して、ローカル配線１４３と接続されている。
　ここで、本例に係るセルのレイアウト構造でも、ローカル配線が、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、当該ローカル配線の周囲の配線形状のばらつきが低減される。
　具体的には、ローカル配線１４２，１４３，１４４，１４５は、平面視で電源配線１１，１２の両方と重なる位置まで延びている。平面視で重なっているローカル配線１４２，１４５は、Ｙ方向において、長さおよび両端の位置がそろっている。また、ローカル配線１４６は、平面視で電源配線１２と重なる位置まで延びている。
　すなわち、ローカル配線１４２は、トランジスタＰ１２のソースに電源電圧ＶＤＤを供給するための配線である。このため、ローカル配線１４２は、電源配線１１と接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。また、ローカル配線１４３は、トランジスタＰ１１，Ｐ１２のドレインを出力Ｙに接続するための配線である。このため、ローカル配線１４３は、出力ＹとなるＭ１配線１６３に接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線１４２，１４３はＹ方向下向きに延ばされており、平面視で電源配線１２と重なっている。
　また、ローカル配線１４４は、トランジスタＮ１１のソースに電源電圧ＶＳＳを供給するための配線である。このため、ローカル配線１４４は、電源配線１２と接続できるように形成すればよく、平面視で電源配線１１と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線１４４はＹ方向上向きに延ばされており、平面視で電源配線１１と重なっている。
　また、ローカル配線１４５は、トランジスタＮ１２のドレインを出力Ｙに接続するための配線である。このため、ローカル配線１４５は、出力ＹとなるＭ１配線１６３に接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。また、ローカル配線１４６は、トランジスタＮ１１，Ｎ１２の接続ノードとなる配線である。図６の回路図から分かるとおり、トランジスタＮ１１，Ｎ１２の接続ノードは他の配線と接続されていない。このため、ローカル配線１４６は、平面視で電源配線１２と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線１４５，１４６はＹ方向下向きに延ばされており、平面視で電源配線１２と重なっている。
　以上のように本例によると、ローカル配線１４２とローカル配線１４５は、Ｙ方向に延びており、平面視で互いに重なっている。ローカル配線１４２，１４５はいずれも、平面視で電源配線１１，１２と重なっている。すなわち、ローカル配線１４２，１４５は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、ローカル配線１４２，１４５の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
　また、他の配線と接続されないトランジスタＮ１１，Ｎ１２の接続ノードとなるローカル配線１４６が、冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密がさらに低減されるとともに、ローカル配線１４６の周囲の配線パタン形状のばらつきがさらに低減される。
　なお、平面視で重なっているローカル配線１４２，１４５は、Ｙ方向において、長さおよび両端の位置がそろっていなくてもかまわない。
　（他の例その２）
　図７は第１実施形態に係るセルのレイアウト構造の他の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴを含む下部、（ｂ）はＮ型ナノワイヤＦＥＴを含む上部を示す。また図８は図７に示すセルの回路図である。図８に示すように、図７に示すセルは、Ｐ型トランジスタＰ２１，Ｐ２２およびＮ型トランジスタＮ２１，Ｎ２２を有し、入力Ａ，Ｂ、出力Ｙの２入力ＮＯＲ回路を実現している。なお、セルの断面構造は、第１実施形態で示した図２および図３を参照して、理解することができる。
　Ｍ１配線層には、Ｘ方向に延びる配線２６１，２６２，２６３が形成されている。配線２６１は入力Ａ、配線２６２は入力Ｂ、配線２６３は出力Ｙに相当する。
　セルの下部には、Ｘ方向に延びるナノワイヤ２２１ａ，２２１ｂが形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ２２６ａ，２２６ｂが形成されている。ナノワイヤ２２１ａの図面左側に、Ｐ型半導体がドーピングされたパッド２２２ａが形成されており、ナノワイヤ２２１ｂの図面右側に、Ｐ型半導体がドーピングされたパッド２２２ｂが形成されている。また、ナノワイヤ２２１ａ，２２１ｂの間に、Ｐ型半導体がドーピングされたパッド２２２ｃが形成されている。ナノワイヤ２２６ａの図面左側に、Ｎ型半導体がドーピングされたパッド２２７ａが形成されており、ナノワイヤ２２６ｂの図面右側に、Ｎ型半導体がドーピングされたパッド２２７ｂが形成されている。また、ナノワイヤ２２６ａ，２２６ｂの間に、Ｎ型半導体がドーピングされたパッド２２７ｃが形成されている。
　ゲート配線２３１，２３２は、Ｙ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線２３１は、Ｐ型トランジスタＰ２１およびＮ型トランジスタＮ２１のゲートとなり、ゲート配線２３２は、Ｐ型トランジスタＰ２２およびＮ型トランジスタＮ２２のゲートとなる。また、セルのＸ方向における両端に、ダミーゲート配線２３５ａ，２３５ｂが形成されている。ダミーゲート配線２３５ａ，２３５ｂは、ゲート配線２３１，２３２と同様に、Ｙ方向およびＺ方向に延びている。
　セルの下部において、Ｙ方向に延びるローカル配線２４１，２４２，２４３が形成されている。ローカル配線２４１は、パッド２２２ａと接続されている。ローカル配線２４２は、パッド２２２ｂと接続されている。ローカル配線２４３は、パッド２２２ｃと接続されている。セルの上部において、Ｙ方向に延びるローカル配線２４４，２４５，２４６が形成されている。ローカル配線２４４は、パッド２２７ａと接続されている。ローカル配線２４５は、パッド２２７ｂと接続されている。ローカル配線２４６は、パッド２２７ｃと接続されている。
　ローカル配線２４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト２５１を介して、電源配線１１と接続されている。ローカル配線２４４は、電源配線１２と平面視で重なる位置まで延びており、コンタクト２５２を介して、電源配線１２と接続されている。ローカル配線２４５は、電源配線１２と平面視で重なる位置まで延びており、コンタクト２５３を介して、電源配線１２と接続されている。
　配線２６１は、コンタクト２７１を介して、ゲート配線２３１と接続されている。配線２６２は、コンタクト２７２を介して、ゲート配線２３２と接続されている。配線２６３は、コンタクト２７３を介して、ローカル配線２４２と接続されており、また、コンタクト２７４を介して、ローカル配線２４６と接続されている。
　ここで、本例に係るセルのレイアウト構造でも、ローカル配線が、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、当該ローカル配線の周囲の配線形状のばらつきが低減される。
　具体的には、ローカル配線２４３，２４４，２４６は、平面視で電源配線１１，１２の両方と重なる位置まで延びている。平面視で重なっているローカル配線２４３，２４６は、Ｙ方向において、長さおよび両端の位置がそろっている。また、ローカル配線２４６は、平面視で電源配線１２と重なる位置まで延びている。
　すなわち、ローカル配線２４３は、トランジスタＰ２１，Ｐ２２の接続ノードとなる配線である。図８の回路図から分かるとおり、トランジスタＰ２１，Ｐ２２の接続ノードは、他の配線と接続されていない。このため、ローカル配線２４３は、平面視で電源配線１１，１２と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線２４３はＹ方向において両方の向きに延ばされており、平面視で電源配線１１，１２と重なっている。
　また、ローカル配線２４４は、トランジスタＮ２１のソースに電源電圧ＶＳＳを供給するための配線である。このため、ローカル配線２４４は、電源配線１２と接続できるように形成すればよく、平面視で電源配線１１と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線２４４はＹ方向上向きに延ばされており、平面視で電源配線１１と重なっている。
　また、ローカル配線２４６は、トランジスタＮ２１，Ｎ２２のドレインを出力Ｙに接続するための配線である。このため、ローカル配線２４６は、出力ＹとなるＭ１配線２６３に接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線２４６はＹ方向下向きに延ばされており、平面視で電源配線１２と重なっている。
　以上のように本例によると、ローカル配線２４３とローカル配線２４６は、Ｙ方向に延びており、平面視で互いに重なっている。ローカル配線２４３，２４６はいずれも、平面視で電源配線１１，１２と重なっている。すなわち、ローカル配線２４３，２４６は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、ローカル配線２４３，２４６の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
　また、他の配線と接続されないトランジスタＰ２１，Ｐ２２の接続ノードとなるローカル配線２４３が、冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密がさらに低減されるとともに、ローカル配線２４３の周囲の配線形状のばらつきがさらに低減される。
　なお、平面視で重なっているローカル配線２４３，２４６は、Ｙ方向において、長さおよび両端の位置がそろっていなくてもかまわない。
　（第２実施形態）
　図９は第２実施形態に係るセルのレイアウト構造の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴを含む下部、（ｂ）はＮ型ナノワイヤＦＥＴを含む上部を示す。図９に示すセルは、いわゆるダブルハイトセルであり、第１実施形態で示したセル（シングルハイトセル）の２倍の高さ（Ｙ方向におけるサイズ）を有する。また図１０は図９に示すセルの回路図である。図１０に示すように、図９に示すセルは、Ｐ型トランジスタＰ４１，Ｐ４２，Ｐ４３，Ｐ４４，Ｐ４５，Ｐ４６およびＮ型トランジスタＮ４１，Ｎ４２，Ｎ４３，Ｎ４４，Ｎ４５，Ｎ４６を有し、入力Ａ，Ｂ，Ｃ、出力Ｙの３入力ＮＡＮＤ回路を実現している。なお、セルの断面構造は、第１実施形態で示した図２および図３を参照して、理解することができる。
　図９（ａ）に示すように、セルのＹ方向における両端において、Ｘ方向に延びる電源配線４１１，４１２がそれぞれ設けられている。また、セルのＹ方向における中央部において、Ｘ方向に延びる電源配線４１３が設けられている。電源配線４１３のＹ方向における幅は、電源配線４１１，４１２のほぼ２倍になっている。電源配線４１１，４１２，４１３はいずれも、埋め込み配線層に形成されたＢＰＲである。電源配線４１１，４１２は電源電圧ＶＤＤを供給し、電源配線４１３は電源電圧ＶＳＳを供給する。
　Ｍ１配線層には、Ｘ方向に延びる配線４６１，４６２，４６３，４６４が形成されている。配線４６１は入力Ａ、配線４６２は入力Ｂ、配線４６３は入力Ｃ、配線４６４は出力Ｙに相当する。
　電源配線４１１，４１３の間の領域において、セルの下部には、Ｘ方向に延びるナノワイヤ４２１ａ，４２１ｂ，４２１ｃが形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ４２５ａ，４２５ｂ，４２５ｃが形成されている。ナノワイヤ４２１ａ，４２１ｂ，４２１ｃとナノワイヤ４２５ａ，４２５ｂ，４２５ｃは、平面視で重なっている。
　ナノワイヤ４２１ａの図面左側に、Ｐ型半導体がドーピングされたパッド４２２ａが形成されている。ナノワイヤ４２１ａ，４２１ｂの間に、Ｐ型半導体がドーピングされたパッド４２２ｂが形成されている。ナノワイヤ４２１ｂ，４２１ｃの間に、Ｐ型半導体がドーピングされたパッド４２２ｃが形成されている。ナノワイヤ４２１ｃの図面右側に、Ｐ型半導体がドーピングされたパッド４２２ｄが形成されている。ナノワイヤ４２１ａがＰ型トランジスタＰ４１のチャネル部を構成し、パッド４２２ａ，４２２ｂがＰ型トランジスタＰ４１のソースまたはドレインとなる端子を構成する。ナノワイヤ４２１ｂがＰ型トランジスタＰ４２のチャネル部を構成し、パッド４２２ｂ，４２２ｃがＰ型トランジスタＰ４２のソースまたはドレインとなる端子を構成する。ナノワイヤ４２１ｃがＰ型トランジスタＰ４３のチャネル部を構成し、パッド４２２ｃ，４２２ｄがＰ型トランジスタＰ４３のソースまたはドレインとなる端子を構成する。
　ナノワイヤ４２５ａの図面左側に、Ｎ型半導体がドーピングされたパッド４２６ａが形成されている。ナノワイヤ４２５ａ，４２５ｂの間に、Ｎ型半導体がドーピングされたパッド４２６ｂが形成されている。ナノワイヤ４２５ｂ，４２５ｃの間に、Ｎ型半導体がドーピングされたパッド４２６ｃが形成されている。ナノワイヤ４２５ｃの図面右側に、Ｎ型半導体がドーピングされたパッド４２６ｄが形成されている。ナノワイヤ４２５ａがＮ型トランジスタＮ４１のチャネル部を構成し、パッド４２６ａ，４２６ｂがＮ型トランジスタＮ４１のソースまたはドレインとなる端子を構成する。ナノワイヤ４２５ｂがＮ型トランジスタＮ４２のチャネル部を構成し、パッド４２６ｂ，４２６ｃがＮ型トランジスタＮ４２のソースまたはドレインとなる端子を構成する。ナノワイヤ４２５ｃがＮ型トランジスタＮ４３のチャネル部を構成し、パッド４２６ｃ，４２６ｄがＮ型トランジスタＮ４３のソースまたはドレインとなる端子を構成する。
　電源配線４１２，４１３の間の領域において、セルの下部には、Ｘ方向に延びるナノワイヤ４２３ａ，４２３ｂ，４２３ｃが形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ４２７ａ，４２７ｂ，４２７ｃが形成されている。ナノワイヤ４２３ａ，４２３ｂ，４２３ｃとナノワイヤ４２７ａ，４２７ｂ，４２７ｃは、平面視で重なっている。
　ナノワイヤ４２３ａの図面左側に、Ｐ型半導体がドーピングされたパッド４２４ａが形成されている。ナノワイヤ４２３ａ，４２３ｂの間に、Ｐ型半導体がドーピングされたパッド４２４ｂが形成されている。ナノワイヤ４２３ｂ，４２３ｃの間に、Ｐ型半導体がドーピングされたパッド４２４ｃが形成されている。ナノワイヤ４２３ｃの図面右側に、Ｐ型半導体がドーピングされたパッド４２４ｄが形成されている。ナノワイヤ４２３ａがＰ型トランジスタＰ４４のチャネル部を構成し、パッド４２４ａ，４２４ｂがＰ型トランジスタＰ４４のソースまたはドレインとなる端子を構成する。ナノワイヤ４２３ｂがＰ型トランジスタＰ４５のチャネル部を構成し、パッド４２４ｂ，４２４ｃがＰ型トランジスタＰ４５のソースまたはドレインとなる端子を構成する。ナノワイヤ４２３ｃがＰ型トランジスタＰ４６のチャネル部を構成し、パッド４２４ｃ，４２４ｄがＰ型トランジスタＰ４６のソースまたはドレインとなる端子を構成する。
　ナノワイヤ４２７ａの図面左側に、Ｎ型半導体がドーピングされたパッド４２８ａが形成されている。ナノワイヤ４２７ａ，４２７ｂの間に、Ｎ型半導体がドーピングされたパッド４２８ｂが形成されている。ナノワイヤ４２７ｂ，４２７ｃの間に、Ｎ型半導体がドーピングされたパッド４２８ｃが形成されている。ナノワイヤ４２７ｃの図面右側に、Ｎ型半導体がドーピングされたパッド４２８ｄが形成されている。ナノワイヤ４２７ａがＮ型トランジスタＮ４４のチャネル部を構成し、パッド４２８ａ，４２８ｂがＮ型トランジスタＮ４４のソースまたはドレインとなる端子を構成する。ナノワイヤ４２７ｂがＮ型トランジスタＮ４５のチャネル部を構成し、パッド４２８ｂ，４２８ｃがＮ型トランジスタＮ４５のソースまたはドレインとなる端子を構成する。ナノワイヤ４２７ｃがＮ型トランジスタＮ４６のチャネル部を構成し、パッド４２８ｃ，４２８ｄがＮ型トランジスタＮ４６のソースまたはドレインとなる端子を構成する。
　ゲート配線４３１，４３２，４３３は、Ｙ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線４３１，４３２，４３３は、電源配線４１１から電源配線４１２までの領域に形成されている。ゲート配線４３１は、Ｐ型トランジスタＰ４１，Ｐ４４およびＮ型トランジスタＮ４１，Ｎ４４のゲートとなる。ゲート配線４３２は、Ｐ型トランジスタＰ４２，Ｐ４５およびＮ型トランジスタＮ４２，Ｎ４５のゲートとなる。ゲート配線４３３は、Ｐ型トランジスタＰ４３，Ｐ４６およびＮ型トランジスタＮ４３，Ｎ４６のゲートとなる。また、セルのＸ方向における両端に、ダミーゲート配線４３５ａ，４３５ｂが形成されている。ダミーゲート配線４３５ａ，４３５ｂは、ゲート配線４３１，４３２，４３３と同様に、Ｙ方向およびＺ方向に延びている。
　セルの下部において、Ｙ方向に延びるローカル配線４４１，４４２，４４３，４４４，４４５が形成されている。ローカル配線４４１は、パッド４２２ａと接続されている。ローカル配線４４２は、パッド４２４ａと接続されている。ローカル配線４４３は、パッド４２２ｂ，４２４ｂと接続されている。ローカル配線４４４は、パッド４２２ｃ，４２４ｃと接続されている。ローカル配線４４５は、パッド４２２ｄ，４２４ｄと接続されている。セルの上部において、Ｙ方向に延びるローカル配線４４６，４４７，４４８，４４９が形成されている。ローカル配線４４６は、パッド４２６ａ，４２８ａと接続されている。ローカル配線４４７は、パッド４２６ｂ，４２８ｂと接続されている。ローカル配線４４８は、パッド４２６ｃ，４２８ｃと接続されている。ローカル配線４４９は、パッド４２６ｄ，４２８ｄと接続されている。
　ローカル配線４４１は、電源配線４１１と平面視で重なる位置まで延びており、コンタクト４５１を介して、電源配線４１１と接続されている。ローカル配線４４２は、電源配線４１２と平面視で重なる位置まで延びており、コンタクト４５５を介して、電源配線４１２と接続されている。ローカル配線４４４は、電源配線４１１，４１２と平面視で重なる位置まで延びており、コンタクト４５２を介して電源配線４１１と接続されるとともに、コンタクト４５６を介して電源配線４１２と接続される。ローカル配線４４６は、コンタクト４５３，４５４を介して、電源配線４１３と接続されている。
　ローカル配線４４５とローカル配線４４９とは、コンタクト４５７を介して接続されている。
　配線４６１は、コンタクト４７３を介して、ゲート配線４３３と接続されている。配線４６２は、コンタクト４７４を介して、ゲート配線４３２と接続されている。配線４６３は、コンタクト４７５を介して、ゲート配線４３１と接続されている。配線４６４は、コンタクト４７１を介して、ローカル配線４４３と接続されており、かつ、コンタクト４７２を介して、ローカル配線４４９と接続されている。
　ここで、本実施形態に係るセルのレイアウト構造では、ローカル配線が、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、当該ローカル配線の周囲の配線パタンの形状のばらつきが低減される。図９では、ローカル配線が有する冗長な部分を太破線で囲んでいる。
　具体的には、ローカル配線４４６，４４８は、パッド４２６ａ，４２６ｃからＹ方向上向きにさらに延びており、電源配線４１１と平面視で重なりを有している。また、ローカル配線４４３，４４５，４４６，４４７，４４８，４４９は、パッド４２４ｂ，４２４ｄ，４２８ａ，４２８ｂ，４２８ｃ，４２８ｄからＹ方向下向きにさらに延びており、電源配線４１２と平面視で重なりを有している。また、ローカル配線４４４は、パッド４２２ｃに接続された部分とパッド４２４ｃに接続された部分とに分離して形成してもかまわないが、ここでは一体に形成されており、電源配線４１３と平面視で重なりを有している。
　この結果、ローカル配線４４３，４４４，４４５，４４６，４４８，４４９は、平面視で電源配線４１１，４１２，４１３と重なっている。ローカル配線４４３，４４５，４４８，４４９は、電源配線４１１，４１２，４１３と電気的に分離されている。また、平面視で重なっているローカル配線４４４，４４８は、Ｙ方向において長さおよび両端の位置がそろっている。平面視で重なっているローカル配線４４５，４４９は、コンタクト４５７を介して接続されており、Ｙ方向において長さおよび両端の位置がそろっている。
　以上のように本実施形態によると、ローカル配線４４１，４４２とローカル配線４４６とは平面視で互いに重なっており、ローカル配線４４６は平面視で電源配線４１１，４１２，４１３と重なっている。ローカル配線４４３とローカル配線４４７とは平面視で互いに重なっており、ローカル配線４４３は平面視で電源配線４１１，４１２，４１３と重なっている。ローカル配線４４４とローカル配線４４８とは平面視で互いに重なっており、ローカル配線４４４，４４８はともに平面視で電源配線４１１，４１２，４１３と重なっている。ローカル配線４４５とローカル配線４４９とは平面視で互いに重なっており、ローカル配線４４５，４４９はともに平面視で電源配線４１１，４１２，４１３と重なっている。すなわち、ローカル配線４４３，４４４，４４５，４４６，４４８，４４９は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、ローカル配線４４３，４４４，４４５，４４６，４４８，４４９の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
　（他の例）
　本実施形態に係るセルは、下部はＮ型ＦＥＴを含み、上部はＰ型ＦＥＴを含むように構成してもよい。この場合は、セルのＹ方向における両端に電源電圧ＶＳＳを供給する電源配線を設けて、セルのＹ方向における中央部に電源電圧ＶＤＤを供給する電源配線を設けて、上の例と同様のレイアウトとすればよい。
　（回路ブロックのレイアウト例）
　図１１および図１２は上述の各実施形態で示したセルを用いた回路ブロックのレイアウトの例である。図１１はセルの下部を図示しており、図１２はセルの上部を図示している。Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６，Ｃ１７，Ｃ１８は第１実施形態で示したインバータセル、Ｃ２１，Ｃ２２，Ｃ２３は第１実施形態で示した２入力ＮＡＮＤセル、Ｃ３１，Ｃ３２，Ｃ３３は第１実施形態で示した２入力ＮＯＲセル、Ｃ４１は第２実施形態で示したダブルハイトの３入力ＮＡＮＤセルである。ダブルハイトの３入力ＮＡＮＤセルＣ４１およびインバータセルＣ１５は、Ｘ方向において反転されている。２入力ＮＯＲセルＣ３２、インバータセルＣ１３および２入力ＮＡＮＤセルＣ２２は、Ｙ方向において反転されている。インバータセルＣ１４は、Ｘ方向およびＹ方向において反転されている。
　図１１および図１２のレイアウトにおいて、破線で囲んだ部分Ａ１，Ａ２，Ａ３では、本開示に係る特徴が表されている。部分Ａ１では、Ｘ方向に隣接する２個のセルの一方において、セル境界に最も近いローカル配線が冗長な部分を有している。これにより、他方のセルのパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上する。例えば、最上列左端のインバータセルＣ１１と２入力ＮＡＮＤセルＣ２１とが隣接する部分Ａ１では、インバータセルＣ１１の右端近傍にあるローカル配線５０１，５０２が冗長な部分を有している。すなわち、インバータセルＣ１１と２入力ＮＡＮＤセルＣ２１は、その間の境界を挟んで、Ｐ型トランジスタ同士が対向しているとともに、Ｎ型トランジスタ同士が対向している。そして、インバータセルＣ１１において、ローカル配線５０１はＰ型トランジスタのソースまたはドレインのうちセル境界に近い方に接続されており、ローカル配線５０２はＮ型トランジスタのソースまたはドレインのうちセル境界に近い方に接続されている。ローカル配線５０１，５０２は平面視で重なっており、いずれも、平面視で、電源電圧ＶＤＤを供給する電源配線、および、電源電圧ＶＳＳを供給する電源配線の両方と重なっている。これにより、２入力ＮＡＮＤセルＣ２１のパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。
　部分Ａ２では、Ｘ方向に隣接する２個のセルの両方において、セル境界に最も近いローカル配線が冗長な部分を有している。これにより、両方のセルのパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。例えば、最下列左端の２入力ＮＡＮＤセルＣ２３とインバータセルＣ１５とが隣接する部分Ａ２では、２入力ＮＡＮＤセルＣ２３の右端近傍にあるローカル配線５１１，５１２、および、インバータセルＣ１５の左端近傍にあるローカル配線５１３，５１４が、冗長な部分を有している。これにより、２入力ＮＡＮＤセルＣ２３およびインバータセルＣ１５のパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。
　部分Ａ３では、Ｙ方向に隣接する２個のセルの一方または両方において、ローカル配線がセル境界に近い側に冗長な部分を有している。これにより、他方または両方のセルのパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。例えば、最上列左端のインバータセルＣ１１と中央列左端の２入力ＮＯＲセルＣ３２とが隣接する部分Ａ３では、インバータセルＣ１１のローカル配線５０１，５０２がＹ方向下側に冗長な部分を有しており、２入力ＮＯＲセルＣ３２のローカル配線５２１，５２２がＹ方向上側に冗長な部分を有している。これにより、インバータセルＣ１１および２入力ＮＯＲセルＣ３２のパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。
　なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＹ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｙ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
　また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
　また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
　本開示では、ＣＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置について、性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、性能の予測性を向上させることができるので、例えば半導体チップの性能向上に有用である。
１１，１２　電源配線
４２，４４　ローカル配線
５３　コンタクト
１４２，１４５　ローカル配線
２４３，２４６　ローカル配線
４１１，４１２，４１３　電源配線
４４１～４４９　ローカル配線
４５７　コンタクト
５０１，５０２，５１１，５１２，５１３，５１４　ローカル配線
ＶＤＤ，ＶＳＳ　電源電圧
Ｐ１，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ４１～Ｐ４６　Ｐ型トランジスタ
Ｎ１，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ４１～Ｎ４６　Ｎ型トランジスタ
Ｃ１１～Ｃ１８，Ｃ２１～Ｃ２３，Ｃ３１～Ｃ３３，Ｃ４１　スタンダードセル

Claims (11)

  1. 　スタンダードセルを含む半導体集積回路装置であって、
    　前記スタンダードセルは、
    　第１方向に延び、第１電源電圧を供給する第１電源配線と、
    　前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    　平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、
    　深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、
    　前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインと接続された第１ローカル配線と、
    　前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインと接続された第２ローカル配線とを備え、
    　前記第１および第２ローカル配線は、いずれも、平面視で、前記第１および第２電源配線と重なっている
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２ローカル配線は、いずれも、前記第１および第２電源配線と電気的に分離されている
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記第１ローカル配線と前記第２ローカル配線とは、コンタクトを介して接続されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２ローカル配線は、前記第２方向における両端の位置がそろっている
    ことを特徴とする半導体集積回路装置。
  5. 　スタンダードセルを含む半導体集積回路装置であって、
    　前記スタンダードセルは、
    　第１方向に延び、第１電源電圧を供給する第１電源配線と、
    　前記第１方向に延び、前記第１電源電圧を供給する第２電源配線と、
    　前記第１電源配線と前記第２電源配線との間において前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、
    　平面視で前記第１電源配線と前記第３電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、
    　深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第３電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、
    　前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインと接続された第１ローカル配線と、
    　前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインと接続された第２ローカル配線とを備え、
    　前記第１および第２ローカル配線のうち少なくともいずれか一方は、平面視で、前記第１、第２および第３電源配線と重なっている
    ことを特徴とする半導体集積回路装置。
  6. 　請求項５記載の半導体集積回路装置において、
    　前記少なくともいずれか一方のローカル配線は、前記第１、第２および第３電源配線と電気的に分離されている
    ことを特徴とする半導体集積回路装置。
  7. 　請求項５記載の半導体集積回路装置において、
    　前記第１および第２ローカル配線の両方が、平面視で、前記第１、第２および第３電源配線と重なっている
    ことを特徴とする半導体集積回路装置。
  8. 　請求項７記載の半導体集積回路装置において、
    　前記第１ローカル配線と前記第２ローカル配線とは、コンタクトを介して接続されている
    ことを特徴とする半導体集積回路装置。
  9. 　請求項７記載の半導体集積回路装置において、
    　前記第１および第２ローカル配線は、前記第２方向における両端の位置がそろっている
    ことを特徴とする半導体集積回路装置。
  10. 　請求項５記載の半導体集積回路装置において、
    　平面視で前記第２電源配線と前記第３電源配線との間にある前記第１導電型の立体構造トランジスタである、第３トランジスタと、
    　深さ方向において前記第３トランジスタよりも上に形成されており、平面視で前記第２電源配線と前記第３電源配線との間にある前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、
    　前記第１ローカル配線は、前記第３トランジスタのソースまたはドレインと接続されており、
    　前記第２ローカル配線は、前記第４トランジスタのソースまたはドレインと接続されている
    ことを特徴とする半導体集積回路装置。
  11. 　第１スタンダードセルと、前記第１スタンダードセルと第１方向において隣接配置された第２スタンダードセルとを含む半導体集積回路装置であって、
    　前記第１スタンダードセルは、
    　前記第１方向に延び、第１電源電圧を供給する第１電源配線と、
    　前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    　平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、
    　深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタとを備え、
    　前記第２スタンダードセルは、
    　前記第１方向に延び、前記第１電源電圧を供給する第３電源配線と、
    　前記第１方向に延び、前記第２電源電圧を供給する第４電源配線と、
    　平面視で前記第３電源配線と前記第４電源配線との間にある前記第１導電型の立体構造トランジスタである、第３トランジスタと、
    　深さ方向において前記第３トランジスタよりも上に形成されており、平面視で前記第３電源配線と前記第４電源配線との間にある前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、
    　前記第１スタンダードセルと前記第２スタンダードセルとの間の境界であるセル境界を挟んで、前記第１トランジスタと前記第３トランジスタとが対向しているとともに、前記第２トランジスタと前記第４トランジスタとが対向しており、
    　前記第１スタンダードセルは、
    　前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインのうち前記セル境界に近い方に接続された第１ローカル配線と、
    　前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインのうち前記セル境界に近い方に接続された第２ローカル配線とを備え、
    　前記第１および第２ローカル配線は、いずれも、平面視で、前記第１および第２電源配線と重なっている
    ことを特徴とする半導体集積回路装置。
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