JP7406683B2 - ３ｄロジック及びメモリのための電力分配ネットワーク - Google Patents

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Description

本開示は、微細加工の方法を含む、半導体デバイス、トランジスタ及び集積回路を含むマイクロエレクトロニクスデバイスに関する。
関連出願の相互参照
本出願は、２０１８年９月５日に出願された米国仮特許出願第６２／７２７，０９８号について優先権の利益を主張するものであり、この仮特許出願の内容全体が参照により本明細書に組み込まれている。
半導体デバイスの（特に顕微鏡スケールでの）製造において、薄膜形成堆積、エッチングマスク生成、パターン形成、材料エッチング及び除去、並びに、ドーピング処理等の様々な製作プロセスが行われている。これらのプロセスは、基板上に所望の半導体デバイス素子を形成するよう繰り返し行われる。歴史的に、トランジスタは、微細加工により、能動デバイス平面の上に形成される配線／メタライゼーションと共に１つの平面内に作製されており、従って二次元（２Ｄ）回路又は２Ｄ製作として特徴付けられている。微細化の取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は、大幅に増加したものの、微細化が１桁のナノメートル（single digit nanometer）の半導体デバイス製造ノードに入るにつれて、微細化の取り組みは、より大きい課題に直面している。半導体デバイス製造業者は、トランジスタ同士が互いの上に積み重ねられる三次元（３Ｄ）半導体回路に対する要望を表明してきた。
本明細書の技術は、トランジスタの３Ｄスケーリングを可能にするのに役立つデバイスアーキテクチャ及びプロセス方法を提供する。このような技術は、電源壁構造（power wall structure）を提供して、モノリシックに集積化された３Ｄロジック又はメモリデバイスをサポートする。このような設計により、デバイススタック全体にわたって全てのレベルで電力を引き出すことが可能になる。電力は、（従来の電力供給ネットワークのように）上から、又は、埋設電源レール（buried power-rails）を介して下からのいずれかで垂直電源壁に供給することができる。このような埋設電源レール（又は従来のトップダウン電力分配ネットワーク（ＰＤＮ））は、垂直電源壁に平行に又は垂直電源壁に垂直に延びるように構成され得る。このような構造は、ロジックデバイス又はメモリデバイスに使用できる。
当然ながら、本明細書に開示する製造ステップの順序は、明確にするために提示されている。一般に、これらの製造ステップは、任意の好適な順序で実施され得る。加えて、本明細書における様々な特徴、技術、構成などのそれぞれは、本開示の異なる箇所で考察されることがあるが、それらの概念のそれぞれは、互いに独立して又は互いと組み合わせて実行され得ることに留意されたい。従って、本開示は、多くの異なる方法で具現化及び検討することができる。
この要約のセクションは、本開示又は特許請求される本発明の全ての実施形態及び／又は付加的に新規な態様を指定するものではないことに留意されたい。代わりに、この概要は、様々な実施形態と、従来技術に対する対応する新規な点とについての予備的な考察のみを提供する。本発明及び実施形態の更なる詳細及び／又は予想される観点について、読者は、以下で更に議論されるような、本開示の詳細な説明のセクション及び対応する図面を参照されたい。
本開示の一態様によれば、半導体デバイスが提供される。半導体デバイスは、基板の上に積み重ねられる複数のトランジスタ対を有するトランジスタスタックを含む。複数のトランジスタ対の各トランジスタ対は、互いの上に積み重ねられるｎ型トランジスタとｐ型トランジスタとを含む。複数のトランジスタ対は、基板の上に積み重ねられ、かつ複数のトランジスタ対のゲート構造に電気的に結合される複数のゲート電極と、基板の上に積み重ねられ、かつ複数のトランジスタ対のソース領域及びドレイン領域に電気的に結合される複数のソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクトとを有する。半導体デバイスは、基板の上に形成された１つ以上の導電面を更に含む。１つ以上の導電面は、トランジスタスタックに隣接して配置され、トランジスタスタックの高さにわたって広がり、かつトランジスタスタックに電気的に結合される。
半導体デバイスは、トランジスタスタックの下に配置される複数の電源レールを含むことができる。いくつかの実施形態では、１つ以上の導電面のそれぞれは、連続的接続を形成するように、それぞれの電源レールの上に配置され、かつ、それに沿って延びる。いくつかの実施形態では、１つ以上の導電面のそれぞれは、２つ以上の接続点を形成するように、複数の電源レールの２つ以上の電源レールの上に、かつ、それらにわたって配置される。
いくつかの実施形態では、１つ以上の導電面は、１つ以上の電源レールからトランジスタスタックに電力を引き込むための連続的な横方向構造を含む。いくつかの実施形態では、１つ以上の導電面は、チャネルを出て、かつ、１つ以上の電源レールからトランジスタスタックに電力を引き込む、区分的に中断された構造を含む。
いくつかの実施形態では、複数の電源レールは、１つ以上の導電面の上に配置される。１つ以上の導電面のそれぞれは、連続的接続を形成するように、それぞれの電源レールに沿って配置される。
半導体デバイスでは、複数のＳ／Ｄローカルインターコネクトの１つ以上は、１つ以上の導電面に電気的に結合される。加えて、複数の垂直コンタクトは、基板に垂直な方向に形成され、かつ、複数のＳ／Ｄローカルインターコネクトに電気的に結合される。複数の垂直コンタクトの少なくとも１つは、出力信号に電気的に結合される。
半導体デバイスでは、ｎ型トランジスタ及びｐ型トランジスタは、複数のゲート電極の１つに電気的に結合されるゲート構造を共有する。
本開示の別の態様によれば、半導体デバイスを形成する方法が提供される。この方法は、基板の上に積み重ねられる複数のトランジスタ対を含むトランジスタスタックを形成するステップを含み、複数のトランジスタ対の各トランジスタ対は、互いの上に積み重ねられるｎ型トランジスタとｐ型トランジスタとを含む。複数のトランジスタ対は、基板の上に積み重ねられ、かつ、複数のトランジスタ対のゲート構造に電気的に結合される複数のゲート電極と、基板の上に積み重ねられ、かつ、複数のトランジスタ対のソース領域及びドレイン領域に電気的に結合される複数のソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクトとを有する。この方法は、基板の上に１つ以上の導電面を形成するステップも含む。１つ以上の導電面は、トランジスタスタックに隣接して配置され、トランジスタスタックの高さにわたって広がり、かつ、トランジスタスタックに電気的に結合される。
いくつかの実施形態では、この方法は、複数の電源レールを形成するステップを含み得る。いくつかの実施形態では、複数の電源レールは、トランジスタスタックの下に配置される。１つ以上の導電面のそれぞれは、連続的接続を形成するように、複数の電源レールのそれぞれの電源レールに沿って延びる。いくつかの実施形態では、複数の電源レールは、トランジスタスタックの下に配置され、１つ以上の導電面のそれぞれは、２つ以上の接続点を形成するように、複数の電源レールの２つ以上の電源レールの上に、かつ、それらにわたって配置される。いくつかの実施形態では、複数の電源レールは、１つ以上の導電面の上に配置され、複数の電源レールのそれぞれは、連続的接続を形成するように、複数の電源レールのそれぞれの電源レールに沿って延びる。
本開示の更に別の態様によれば、半導体デバイスは、基板の上に積み重ねられる複数のトランジスタ対を含み、複数のトランジスタ対の各トランジスタ対は、互いの上に積み重ねられるｎ型トランジスタとｐ型トランジスタとを含む。デバイスは、基板の上に積み重ねられ、かつ、複数のトランジスタ対のゲート構造に電気的に結合される複数のゲート電極も含む。デバイスでは、複数のソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクトは、基板の上に積み重ねられ、かつ、複数のトランジスタ対のソース領域及びドレイン領域に電気的に結合される。加えて、１つ以上の導電面が基板の上に形成され、１つ以上の導電面は、複数のトランジスタ対に隣接して配置され、複数のトランジスタ対の高さにわたって広がり、かつ、複数のトランジスタ対に電気的に結合される。デバイスは、基板の上に配置され、かつ、１つ以上の導電面に電気的に結合される複数の電源レールを更に含む。
本開示の態様は、添付の図面と共に読まれると、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従い、様々な特徴が縮尺通りには描かれていないことに留意されたい。実際に、様々な特徴の寸法は、説明を明確にするために適宜拡大又は縮小される場合がある。
いくつかの実施形態による、ＡＮＤ－ＯＲ－反転２２（ＡＯＩ２２）セルの概略回路図である。 いくつかの実施形態による、ＡＯＩ２２セルの相補型電界強化トランジスタ（ＣＦＥＴ）の実施形態を上から見たレイアウト図である。 いくつかの実施形態による、第１の垂直ルーティング技術を使用することによって形成されるＡＯＩ２２セルの概略図である。 いくつかの実施形態による、第２の垂直ルーティング技術を使用することによって形成されるＡＯＩ２２セルの概略図である。 いくつかの実施形態による、第３の垂直ルーティング技術を使用することによって形成されるＡＯＩ２２セルの概略図である。 いくつかの実施形態による、垂直ルーティング技術を使用することによって形成されるＡＯＩ２２セルの概略図である。 いくつかの実施形態による、３Ｄ集積化ＣＦＥＴスタックに基づいて形成されたＡＯＩ２２セルの概略図である。 いくつかの実施形態による、ＡＯＩ２２セルに結合されている電源壁構造の概略図である。 いくつかの実施形態による、電源壁構造と電源レール構造との間の第１の接続構成の概略図である。 いくつかの実施形態による、電源壁構造と電源レール構造との間の第２の接続構成の概略図である。 いくつかの実施形態による、電源壁構造と電源レール構造との間の第３の接続構成の概略図である。
以下の本開示は、提供される主題（subject matter）の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純にするために、構成要素及び構成の特定の例について以下に説明する。当然のことながら、これらは、単なる例に過ぎず、限定することを意図するものではない。加えて、本開示は、様々な例において参照番号及び／又は参照文字を繰り返す場合がある。この繰り返しは、単純化及び明確化を目的とするものであり、それ自体、考察された様々な実施形態及び／又は構成間の関係を決定付けるものではない。
更に、本明細書では、「下」、「下方」、「より下」、「上方」、「より上」などの空間的に相対的な用語を、説明を簡単にするために使用して、図に示すような１つの要素又は特徴の、別の要素又は特徴に対する関係を説明することがある。空間的に相対的な用語は、図示の向きに加えて、使用中又は動作中の装置の様々な向きを包含することが意図されている。装置は、他の形態で方向付けられる（９０度回転されるか又は他の方向に向けられる）ことがあり、本明細書で使用される空間的に相対的な記述子もそれに応じて解釈することができる。
本明細書の全体を通して、「一実施形態」又は「実施形態」に言及することは、その実施形態に関して記載する特定の特徴、構造、材料、又は特性が少なくとも１つの実施形態に含まれることを意味するが、それらが全ての実施形態に存在することを示すものではない。従って、本明細書を通して様々な箇所で語句「一実施形態において」が現れることは、同じ実施形態を必ずしも参照するものではない。更に、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において任意の好適な様式で組み合わされ得る。
本明細書の技術は、（例えば）スタックトランジスタを使用する３Ｄ集積化ロジックに使用できる新規な電力供給ネットワーク（ＰＤＮ）を提供する。
相補型ＦＥＴデバイス（ＣＦＥＴ）は、３次元的に積層されたロジックトランジスタであり、このデバイスでは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれかがその相補物の上に位置している。このような構成により、ロジック標準セル及びＳＲＡＭメモリセルに対して、エリアスケーリング及びルーティング混雑が改善される。３Ｄ集積化は、限界寸法スケーリングの飽和が避けられないにもかかわらず、半導体スケーリングを継続するための実行可能な選択肢である。製造のばらつきと静電的なデバイス限界とに起因して、コンタクテッドゲートピッチがスケーリング限界に達すると、２次元のトランジスタ密度スケーリングが停止する。垂直チャネルゲートオールアラウンドトランジスタなど、これらのコンタクテッドゲートピッチスケーリング限界をあるときには克服できたであろう実験的な新しいトランジスタ設計でさえ、半導体スケーリングを軌道に戻す見込みはない。これは、抵抗、静電容量、及び信頼性の懸念が配線ピッチスケーリングを制限し、それによりトランジスタを回路に配線できる密度が制限されるからである。
３Ｄ集積化、すなわち複数のデバイスの垂直積層化は、面積より、むしろ体積でトランジスタ密度を増加させることにより、これらのスケーリング限界を克服することを目的としている。３Ｄ集積化デバイスにおいて達成可能な回路性能の主な制限は、トランジスタに電力を供給できる効率である。
ロジックチップの大部分は、標準セルでレンダリングされたロジックプリミティブから生成される。１つの例示的な標準セルを図１Ａに示すことができる。図１Ａは、ＡＮＤ－ＯＲ－反転（ＡＯＩ）セル１００の概略回路図を示す。本明細書のＡＯＩセル１００は、セルのｐ－ｆｅｔ側で並列対（parallel pairs）にグループ化され、ＣＭＯＳ回路のｎ－ｆｅｔ側で直列対（serial pairs）にグループ化されたトランジスタを有する中程度に複雑な標準セルである。例えば、ｐ－ｆｅｔ側は、４つのｐ型トランジスタＰ１～Ｐ４を含むことができ、Ｐ１とＰ２とが並列に接続され、Ｐ３とＰ４とが並列に接続されている。ｎ－ｆｅｔ側は、４つのｎ型トランジスタＮ１～Ｎ４を含むことができ、Ｎ１とＮ２とが直列に接続され、Ｎ３とＮ４とが直列に接続されている。ＡＯＩセル１００は、４つの入力Ａ～Ｄ及び出力Ｙに電気的に結合されている。４つの入力Ａ～Ｄの各々がＡＯＩセル１００のそれぞれのｎ型ゲート及びｐ型ゲートに結合されている。例えば、入力Ａは、ｎ型トランジスタＮ１のｎ型ゲートと、ｐ型トランジスタＰ１のｐ型ゲートとに結合されている。加えて、ＡＯＩセル１００は、ｐ型トランジスタＰ１及びＰ２のソース領域に結合されている供給電圧ＶＤＤに接続されている。ＡＯＩセル１００は、ｎ型トランジスタＮ２及びＮ４のソース領域に結合されている接地電圧ＧＮＤ（ＶＳＳとも称される）に更に接続されている。
図１Ｂは、非３Ｄ集積化ＣＦＥＴレンダリングに基づいて形成されたＡＯＩセル１００についての関連するレイアウト２００である。図１Ｂは、ＡＯＩセル１００のレイアウトを上から見た図を示す。図１Ｂに示されるように、レイアウト２００は、イオン注入プロセスを経てドープされる活性領域１０２を有することができる。レイアウト２００は、４つのゲート構造１０４ａ及び１０４ｂを有することができる。レイアウト２００は、複数の最下レベルの金属層（例えば、Ｍ０）１０６ａ～１０６ｆも含む。レイアウト２００は、複数のｎ－ｆｅｔソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト１０８ａ～１０８ｄ及び複数のｐ－ｆｅｔソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト１１０ａ～１１０ｄを含むことができる。ｎ－ｆｅｔソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト１０８及びｐ－ｆｅｔソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト１１０は、複数のコンタクト１１２ａ～１１２ｅを通してＭ０ １０６に接続されている。加えて、レイアウト２００は、入力Ａ～Ｄにそれぞれアクセスするためにゲート構造１０４及びＭ０に接続された複数のゲートコンタクトＡ～Ｄを含むことができる。本明細書で説明されている電力供給は、図１Ａの回路概略図では、ＶＤＤ及びＧＮＤ（ＶＳＳとも称される）として示されている。レイアウト２００を上から見た図では、ＶＤＤ及びＶＳＳ電源レールは、レイアウト２００の上部及び下部の水平の縁部において幅広のバーとして示されている。Ｓ／Ｄローカルインターコネクト１０８及び１１０において形成された電源タップ（図示せず）は、トランジスタのソース領域をこれらの電源レールに接続するために使用される。
３Ｄ集積化は、積層化デバイスのモノリシック集積化、すなわち「垂直ルーティング（“vertical routing”）」を使用した、３Ｄ空間での複数デバイスの同時製造に従うことが望ましい。図２Ａは、そのような構成を示し、残存する設計及びプロセスの複雑さを強調している。図２Ａに示されるように、ＡＯＩセル１００は、垂直ルーティングプロセスを介してトランジスタスタック３００によって形成することができる。トランジスタスタック３００は、スタックされて並列な２つのグループ３００Ａ～３００Ｂになった４つのＣＦＥＴデバイス３０２～３０８を有することができる。２つのグループのそれぞれは、互いの上に積み重ねられた２つのＣＦＥＴデバイスを更に有することができる。例えば、グループ３００Ａは、ＣＦＥＴデバイス３０６の上に積み重ねられるＣＦＥＴデバイス３０２を有することができる。ＣＦＥＴデバイスのそれぞれは、ｎ型トランジスタとｐ型トランジスタとを含むことができる。ｎ型トランジスタとｐ型トランジスタとは、共有ゲート構造を有することができる。例えば、ＣＦＥＴデバイス３０２は、図１Ａに示すｎ型トランジスタＮ１及びｐ型トランジスタＰ１を含む。４つのＣＦＥＴデバイス３０２～３０８は、垂直ルーティングを介して複数のインターコネクト３１０によって接続されている。４つのＣＦＥＴデバイスは、供給電圧ＶＤＤ、接地電圧ＶＳＳ及び出力Ｙに更に結合されている。
垂直配線技術は、中間配線レベルなしで能動トランジスタを積み重ねることにより、３Ｄ集積化における大きい非効率性の１つ対処し、この場合、全てのトランジスタが同時にパターン形成及び製造され得る。残っている１つの課題を図２Ｂに示すことができる。図２Ｂは、いくつかの実施形態による、第２の垂直ルーティング技術を使用することによって形成されるＡＯＩセル１００の概略図である。図２Ｂに示されるように、ＡＯＩセル１００は、トランジスタスタック４００Ａによって実現することができる。トランジスタスタック４００Ａは、基板に垂直な方向に沿って一列にスタックされた４つのＣＦＥＴデバイス４０２～４０８を含む。４つのＣＦＥＴデバイス４０２～４０８は、垂直ルーティングを介して複数のインターコネクト４１０によって接続されている。図２Ｂに示されるように、ＶＤＤ（すなわち正の電圧）及びＧＮＤ（すなわち負の電圧、ＶＳＳとも称される）の両方の電源接続がトランジスタスタック４００Ａにおける様々なレベルにおいてトランジスタに行われなければならない。多数のトランジスタが電源レール（例えば、ＶＤＤ及びＶＳＳ）から電流を引き出す場合、電圧降下につながる抵抗を最小限に抑える一方、同時に過剰な空間を占有してトランジスタ密度スケーリングから逸脱することがないように、これらの接続を堅牢に行う必要がある。図２Ｃは、第３の垂直ルーティング技術を使用することによって形成されたＡＯＩセル１００の概略図である。図２Ｃに示されるように、ＡＯＩセル１００は、トランジスタスタック４００Ｂによって実現することができる。図２Ａの４００Ａと同様に、ＶＤＤ（すなわち正の電圧）及びＧＮＤ（すなわち負の電圧、ＶＳＳとも称される）の両方の電源接続がトランジスタスタック４００Ｂにおける様々なレベルにおいてトランジスタに行われなければならない。
それに応じて、本明細書における技術は、モノリシックに集積化された３Ｄロジック又はメモリデバイスをサポートする垂直電源壁構造を提供する。このような構造により、デバイススタック全体にわたって全てのレベルで電力を引き出すことが可能になる。加えて、電力は、（従来の電力供給ネットワークのように）上から、又は、埋設電源レールを介して下からのいずれかで垂直電源壁に送り込むか、又は、供給することができる。このような埋設電源レール（又は従来のトップダウンＰＤＮ）は、垂直電源壁に平行に、又は、垂直電源壁に垂直に延びることができる。電源壁は、連続した垂直電源壁であり得る。
図３Ａは、電源壁構造と組み合わせることができる、改善された垂直ルーティング技術を使用することによって形成されたＡＯＩセル１００の概略図である。図３Ａに示されるように、ＡＯＩセル１００は、トランジスタスタック５００によって実現することができる。トランジスタスタック５００は、基板に垂直な方向に沿って一列にスタックされた４つのＣＦＥＴデバイス５０２～５０８を含む。４つのＣＦＥＴのそれぞれは、トランジスタ対を含む。トランジスタ対は、ｎ型トランジスタ及びｐ型トランジスタを含む。例えば、ＣＦＥＴ ５０２は、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３を含む。４つのＣＦＥＴデバイス５０２～５０８は、垂直ルーティングを介して複数のインターコネクト５１０によって接続されている。いくつかの実施形態では、複数のインターコネクト５１０は、図３Ｂに示すような、複数の垂直コンタクト、複数のソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト及び複数のゲート電極を含むことができる。
図３Ｂは、３Ｄ集積化トランジスタスタック６００に基づいて形成されたＡＯＩセル１００の概略図である。トランジスタスタック６００は、基板６０１上に形成された４つのＣＦＥＴデバイス６０２～６０８を含むことができる。４つのＣＦＥＴデバイスのそれぞれは、ｎ型トランジスタ及びｐ型トランジスタによって形成されるトランジスタ対を含むことができる。例えば、ＣＦＥＴデバイス６０２は、入力Ｄに結合されているｎ型トランジスタＮ３と、入力Ｄに結合されているｐ型トランジスタＰ３とを含むことができる。ｎ型トランジスタとｐ型トランジスタとは、共有ゲート構造を有することができる。ｎ型トランジスタは、ｐ型トランジスタの上に配置されている。ゲート構造は、ｎ型トランジスタのｎチャネル領域及びｐ型トランジスタのｐチャネル領域を取り囲むことができる。チャネル領域は、シート、ワイヤ、又はバーの構成であり得る。ｎ型トランジスタは、ｎチャネル領域の２つの端部にそれぞれ配置されたソース領域及びドレイン領域を有することができ、ゲート構造は、ｎチャネル領域を取り囲み、ｎ型トランジスタのソース領域とドレイン領域との間に配置されている。ｐ型トランジスタは、ｐチャネル領域の２つの端部にそれぞれ配置されたソース領域及びドレイン領域を有することができ、ゲート構造は、ｐチャネル領域を取り囲み、ｐ型トランジスタのソース領域とドレイン領域との間に配置されている。その上、ゲート構造は、ゲート電極に電気的に結合することができる。ソース領域及びドレイン領域は、それぞれソースローカルインターコネクト及びドレインローカルインターコネクトを有することができる。
例えば、図３Ｂに示されるように、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３は、共有ゲート構造６１０を有する。ｎ型トランジスタＮ３は、ｎチャネル領域の２つの端部に位置するソース領域６１２及びドレイン領域６１４を有する。ｎチャネル領域は、ゲート構造６１０によって取り囲まれ、ゲート構造６１０は、ソース領域６１２とドレイン領域６１４との間に配置されている。ｐ型トランジスタＰ３は、ソース領域６１６と、ゲート構造６１０の背後におけるドレイン領域とを有する。ソース領域６１６及びドレイン領域は、ｐチャネル領域の２つの端部に配置されている。同様に、ｐチャネル領域は、ゲート構造６１０によって取り囲まれ、ゲート構造６１０は、ｐ型トランジスタＰ３のソース領域６１６とドレイン領域との間に配置されている。
ゲート構造６１０は、１つ以上のゲート電極６１８を有することができる。ゲート電極６１８は、ゲート構造６１０の２つの端部に配置することができる。ｎ型トランジスタＮ３のソース領域６１２及びドレイン領域６１４は、それぞれソースローカルインターコネクト６２２及びドレインローカルインターコネクト６２０を有することができる。同様に、ｐ型トランジスタＰ３のソース領域６１６は、ソースローカルインターコネクト６２４を有することができ、ｐ型トランジスタＰ３のドレイン領域は、ゲート電極６１８の背後に配置されたドレインローカルインターコネクトを有することができる。トランジスタＮ１のソースローカルコンタクト６３２及びトランジスタＮ４のソースローカルインターコネクト６３６が接地電圧ＶＳＳ（又は、ＧＮＤ）に結合され、トランジスタＰ１のソースローカルコンタクト６４３が供給電圧ＶＤＤに結合されていることに留意すべきである。
依然として図３Ｂを参照すると、トランジスタスタック６００は、複数の垂直コンタクトを有することができる。垂直コンタクトは、ソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト、入力、出力、ＶＳＳ又はＶＤＤに結合できる。例えば、トランジスタスタック６００は、垂直コンタクト６２８ａ～６２８ｆを含むことができる。垂直コンタクト６２８ａは、トランジスタＰ３のソースローカルインターコネクト６２４とトかつ、ｎ型出力端子としての役割を果たす。
図３Ｂは、単なる例であることに留意すべきである。トランジスタスタック６００は、基板６０１の上に積み重ねられる任意の数のＣＦＥＴデバイスを有することができる。ＣＦＥＴデバイスは、示されていない複数の誘電体層によって互いに間隔を空けることができる。ＣＦＥＴデバイスは、ｎ型トランジスタ及びｐ型トランジスタを有することができる。いくつかの実施形態では、ｎ型トランジスタをｐ型トランジスタの上に配置することができる。いくつかの実施形態では、ｐ型トランジスタをｎ型トランジスタの上に配置することができる。加えて、ｎ型トランジスタとｐ型トランジスタとを絶縁層で分離することができる。更に、ソース領域及びゲート構造は、絶縁層によって分離されており、ドレイン領域及びゲート構造も絶縁層によって分離されていることに留意すべきである。
図３Ａ及び図３Ｂに示すトランジスタスタックは、図２Ａ～図２Ｃに示すトランジスタスタックを上回る利点を有する。図３Ｂに示されるように、トランジスタスタック６００は、トランジスタスタックの側面部分に沿って形成されたＶＤＤ及びＧＮＤ電源タップを有することができる。例えば、ＶＤＤ接続は、最も下のｐトランジスタレベル（すなわちトランジスタＰ１）で行うことができ、ゲートスタックの背後を左に向かって延びている。ｎトランジスタＮ２及びＮ４に２つのＧＮＤ接続を行うことができる。これら２つのＧＮＤ電源タップは、右に向かって延びている（ゲートスタックの前面に１つ、背後に１つ）。トランジスタスタックの側面部分に沿って電源タップを形成することにより、その後に形成される電源壁をトランジスタスタックの任意のレベルに取り込み、電力をデバイスに引き込むことができる。
上述した課題を克服する本明細書の技術を図４に示すことができる。図４は、垂直電源壁の構成例を示す。図４に示されるように、２つの垂直電源壁６３８及び６４０を形成することができる。垂直電源壁６３８及び６４０は、トランジスタスタック（例えば、トランジスタスタック６００）の高さ全体にわたって広がる垂直に連続する電源プレーン（又は導電面）とすることができ、トランジスタスタックの任意のレベルに取り込み、かつ、電力をデバイスに引き込むことができる。例えば、垂直電源壁６３８は、ＶＤＤ電源タップに結合することができ、垂直電源壁６４０は、２つのＧＮＤ電源タップに結合することができる。それに応じて、電源壁と電源タップとの間の接続に基づいて、トランジスタスタック６００に電力を引き込むことができる。
垂直電源壁は、タングステン、ルテニウム、銅、コバルト、アルミニウム又は他の好適な導電性材料で作製することができる。垂直電源壁は、パターン形成プロセスと堆積プロセスとの組み合わせに基づいて、誘電体スタック内に形成することができる。パターン形成プロセスは、フォトリソグラフィープロセス及びエッチングプロセスを含むことができ、フォトリソグラフィープロセスは、レジストパターンを形成し、エッチングプロセスは、パターンを誘電体スタックに転写して開口部を形成する。続いて、堆積プロセスを導入して、導電性材料を開口部内に堆積させて電源壁を形成することができる。堆積プロセスは、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、拡散、又は他の好適な堆積プロセスを含むことができる。いくつかの実施形態では、トランジスタスタック６００が形成された後に電源壁を形成することができる。いくつかの実施形態では、トランジスタスタック６００が形成される前に電源壁を形成することができる。
図５は、垂直電源壁から埋設電源レール接続への第１の実施形態を示す。図５に示されるように、２つの埋設電源レール６４２及び６４４は、連続的接続を有して垂直電源壁６３８及び６４０と平行に延びることができ、電源壁のそれぞれは、連続的接続を形成するように、それぞれの電源レール上に配置され、それに沿って延びている。電源レールは、ＶＤＤ及びＶＳＳ電圧を供給し、タングステン、ルテニウム、コバルト、又は他の導電性材料で作製することができる。電源レールに接続することにより、電源壁は、電源レールからトランジスタスタック６００に電力を引き込む。
図６は、垂直電源壁から埋設電源レール接続への第２の実施形態を示す。図６に示されるように、垂直電源壁６３８及び６４０は、垂直に延び、交互に並んだ交差点において、それぞれの電源レールに接続することができる。従って、垂直電源壁のそれぞれは、２つ以上の接続点を形成するように、２つの電源レール６４２及び６４４の上に、かつ、それらにわたって配置されている。図６に示す垂直レイアウトは、より均一な電力グリッドを提供し、チップ上の応力分布と熱負荷を改善する。いくつかの実施形態では、電源レールと電源壁との間にローカルコンタクトを形成することができる。例えば、電源レール６４２と電源壁６３８との間にローカルコンタクト６４６を配置することができる。
図７は、垂直電源壁から埋設電源レール接続への第３の実施形態を示す。図７に示されるように、電源レール６４２及び６４４を垂直電源壁６３８及び６４０の上に配置することができる。電源壁のそれぞれは、連続的接続を形成するように、それぞれの電源レールに沿って延びている。
本開示では、垂直電源壁のセットは、積層化３Ｄロジック又はメモリデバイスの高さ全体にわたって広がり、積層体内の任意のトランジスタレベルにおいて電源タップに直接接触することを可能にしている。このような構成には、いくつかの利点がある。例えば、必要なインターコネクトが少なくなるため、電源壁は、デバイスのスペースを削減できる。加えて、電源壁は、トランジスタスタックと電源レールとの間のインターコネクトの抵抗を削減できる。
本開示では、本明細書の電源壁は、上から従来の電源レールに接続すること又は下から埋設電源レールに接続することのいずれかができる。配置は、連続的接続を有して埋設電源レール又は従来の電源レールに対して平行に延在する／延びるか、又は交互に並んだ交差点において選択的に接続された電力グリッドを形成して垂直に延在する／延びるかのいずれかであり得る。このような構造は、連続的な横方向構造又は信号配線のためのチャネルを残す区分的に中断された構造のいずれかとして形成できる。本明細書における例示的な実施形態は、３Ｄロジック構造に焦点を当てているが、当業者は、本明細書における技術を積層化ＳＲＡＭなどの３Ｄメモリ構造にどのように適用できるかを理解できることに留意されたい。本開示では、ＡＯＩセルは、単なる一例である。開示された電源壁は、他のロジック構造、アナログ構造、メモリ構造、又は他の半導体デバイスに適用することができる。
前述の説明では、処理システムの特定の形状並びにそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細について説明してきた。しかしながら、本明細書における技術は、これらの特定の詳細から逸脱する他の実施形態で実施することができ、そのような詳細は、説明のためのものであり、限定のためのものではないことを理解されたい。本明細書で開示される実施形態が添付の図面を参照して説明されてきた。同様に、説明の目的のため、詳細な理解を提供するために特定の番号、材料、及び構成が示されてきた、いかなる冗長な説明も省略される場合がある。
様々な実施形態の理解を支援するために、様々な技術が複数の個別の動作として説明されてきた。説明の順序は、これらの動作が必ず順序に依存することを意味すると解釈されるべきではない。実際に、これらの動作は、提示した順序で実行される必要はない。説明された動作は、説明された実施形態と異なる順序で実行され得る。追加の実施形態では、様々な追加の動作を実行することができ、かつ／あついは、説明した動作を省略することができる。
本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理されるオブジェクトを総称して指す。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分又は構造を含むことがあり、例えば半導体ウェハ、レチクルなどのベース基板構造、又は、薄膜などのベース基板構造上の若しくはそれに重なる層であり得る。従って、基板は、いかなる特定のベース構造、下層又は上層、パターン付き又はパターンなしにも限定されず、むしろ、任意のそのような層若しくはベース構造、並びに、層及び／又はベース構造の任意の組み合わせを含むことが企図されている。説明では、特定の種類の基板を参照している場合があるが、これは、説明のみを目的とするものである。
また、当業者であれば、本発明の同じ目的を達成しながら、上記で説明した技術の動作に対してなされる多くの変形形態が存在し得ることを理解するであろう。そのような変形形態は、本開示の範囲に包含されることが意図されている。従って、本発明の実施形態の前述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対するいかなる限定も以下の特許請求の範囲に提示されている。

Claims (18)

  1. 半導体デバイスであって、
    基板の上に積み重ねられる複数のトランジスタ対を有するトランジスタスタックであり、
    前記複数のトランジスタ対の各トランジスタ対は、互いの上に積み重ねられるｎ型トランジスタとｐ型トランジスタとを含み、
    前記複数のトランジスタ対は、
    前記基板の上に積み重ねられ、かつ、前記複数のトランジスタ対のゲート構造に電気的に結合される複数のゲート電極と、
    前記基板の上に積み重ねられ、かつ前記複数のトランジスタ対のソース領域及びドレイン領域に電気的に結合される複数のソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクトと、を有する、
    トランジスタスタックと、
    前記基板の上に形成された１つ以上の導電面であり、
    前記トランジスタスタックに隣接して配置され、前記トランジスタスタックの高さにわたって広がり、かつ、前記トランジスタスタックに電気的に結合される、
    １つ以上の導電面と
    を含む、半導体デバイス。
  2. 前記半導体デバイスは、さらに、
    前記トランジスタスタックの下に配置される複数の電源レール、を含み、
    前記１つ以上の導電面のそれぞれは、連続的接続を形成するように、前記複数の電源レールのそれぞれの電源レールの上に配置され、かつ、それに沿って延びる、
    請求項１に記載のデバイス。
  3. 前記半導体デバイスは、さらに、
    前記トランジスタスタックの下に配置される複数の電源レール、を含み、
    前記１つ以上の導電面のそれぞれは、２つ以上の接続点を形成するように、前記複数の電源レールの２つ以上の電源レールの上に、かつ、それらにわたって配置される、
    請求項１に記載のデバイス。
  4. 前記１つ以上の導電面は、前記複数の電源レールから前記トランジスタスタックに電力を引き込むための連続的な横方向構造を含む、
    請求項２に記載のデバイス。
  5. 前記半導体デバイスは、さらに、
    複数の電源レール、を含み、
    前記複数の電源レールは、前記１つ以上の導電面の上に配置され、
    前記１つ以上の導電面のそれぞれは、連続的接続を形成するように、前記複数の電源レールのそれぞれの電源レールに沿って配置される、
    請求項１に記載のデバイス。
  6. 前記複数のＳ／Ｄローカルインターコネクトの１つ以上は、前記１つ以上の導電面に電気的に結合される、
    請求項１に記載のデバイス。
  7. 前記半導体デバイスは、さらに、
    前記基板に垂直な方向に形成され、かつ、前記複数のＳ／Ｄローカルインターコネクトに電気的に結合された複数の垂直コンタクト、を含み、
    前記複数の垂直コンタクトの少なくとも１つは、出力信号に電気的に結合される、
    請求項１に記載のデバイス。
  8. 前記ｎ型トランジスタ及び前記ｐ型トランジスタは、前記複数のゲート電極の１つに電気的に結合されるゲート構造を共有する、
    請求項１に記載のデバイス。
  9. 半導体デバイスを形成する方法であって、
    基板の上に積み重ねられる複数のトランジスタ対を含むトランジスタスタックを形成するステップであり、
    前記複数のトランジスタ対の各トランジスタ対は、互いの上に積み重ねられるｎ型トランジスタとｐ型トランジスタとを含み、
    前記複数のトランジスタ対は、前記基板の上に積み重ねられ、かつ、前記複数のトランジスタ対のゲート構造に電気的に結合される複数のゲート電極と、
    前記基板の上に積み重ねられ、かつ、前記複数のトランジスタ対のソース領域及びドレイン領域に電気的に結合される複数のソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクトと、を有する、
    形成するステップと、
    前記基板の上に１つ以上の導電面を形成するステップであり、
    前記１つ以上の導電面は、前記トランジスタスタックに隣接して配置され、前記トランジスタスタックの高さにわたって広がり、かつ、前記トランジスタスタックに電気的に結合される、
    形成するステップと、
    を含む、方法。
  10. 前記方法は、さらに、
    複数の電源レールを形成するステップ、を含み、
    前記複数の電源レールは、前記トランジスタスタックの下に配置され、
    前記１つ以上の導電面のそれぞれは、連続的接続を形成するように、前記複数の電源レールのそれぞれの電源レールに沿って延びる、
    請求項９に記載の方法。
  11. 前記方法は、さらに、
    複数の電源レールを形成するステップ、を含み、
    前記複数の電源レールは、前記トランジスタスタックの下に配置され、
    前記１つ以上の導電面のそれぞれは、２つ以上の接続点を形成するように、前記複数の電源レールの２つ以上の電源レールの上に、かつ、それらにわたって配置される、
    請求項９に記載の方法。
  12. 前記方法は、さらに、
    複数の電源レールを形成するステップ、を含み、
    前記複数の電源レールは、前記１つ以上の導電面の上に配置され、
    前記複数の電源レールのそれぞれは、連続的接続を形成するように、前記複数の電源レールのそれぞれの電源レールに沿って延びる、
    請求項９に記載の方法。
  13. 前記１つ以上の導電面は、複数の電源レールから前記トランジスタスタックに電力を引き込むための連続的な横方向構造、を含む、
    請求項９に記載の方法。
  14. 前記複数のＳ／Ｄローカルインターコネクトの１つ以上は、前記１つ以上の導電面に電気的に結合される、
    請求項９に記載の方法。
  15. 前記方法は、さらに、
    前記基板に垂直な方向に配置され、かつ、前記複数のＳ／Ｄローカルインターコネクトに電気的に結合される複数の垂直コンタクトを形成するステップ、を含み、
    前記複数の垂直コンタクトの少なくとも１つは、出力信号に電気的に結合される、
    請求項９に記載の方法。
  16. 半導体デバイスであって、
    基板の上に積み重ねられる複数のトランジスタ対であり、
    前記複数のトランジスタ対の各トランジスタ対は、互いの上に積み重ねられるｎ型トランジスタとｐ型トランジスタとを含む、
    複数のトランジスタ対と、
    前記基板の上に積み重ねられ、かつ、前記複数のトランジスタ対のゲート構造に電気的に結合される複数のゲート電極と、
    前記基板の上に積み重ねられ、かつ、前記複数のトランジスタ対のソース領域及びドレイン領域に電気的に結合される複数のソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクトと、
    前記基板の上に形成された１つ以上の導電面であり、前記複数のトランジスタ対に隣接して配置され、前記複数のトランジスタ対の高さにわたって広がり、かつ、前記複数のトランジスタ対に電気的に結合される１つ以上の導電面と、
    前記基板の上に配置され、かつ、前記１つ以上の導電面に電気的に結合される複数の電源レールと、
    を含む、半導体デバイス。
  17. 前記複数の電源レールは、前記１つ以上の導電面の上に配置され、
    前記複数の電源レールのそれぞれは、連続的接続を形成するように、前記複数の電源レールのそれぞれの電源レールに沿って延びる、
    請求項１６に記載のデバイス。
  18. 前記複数の電源レールは、前記１つ以上の導電面の下に配置され、
    前記１つ以上の導電面のそれぞれは、
    連続的接続を形成するように、前記複数の電源レールのそれぞれの電源レールの上に配置され、かつ、それに沿って延びるか、または、
    ２つ以上の接続点を形成するように、前記複数の電源レールの２つ以上の電源レールの上に、かつ、それらにわたって配置されるか、
    のいずれかである、
    請求項１６に記載のデバイス。
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