KR100665848B1 - 적층 타입 디커플링 커패시터를 갖는 반도체 장치 - Google Patents

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Abstract

트랜지스터들이 적층 구조로 형성되는 고집적 반도체 장치에서 제한된 면적에서 보다 효율적인 디커플링 작용을 수행하는데 적합한 적층 타입 디커플링 커패시터의 개선된 구조가 개시되어 있다. 서로 다른 층들에 형성된 트랜지스터들을 갖는 반도체 장치는, 상기 트랜지스터들을 적층적으로 제조할 경우에 사용되는 절연막들과 상기 절연막들을 경계로 상하부층에 존재하는 도전층들을 이용하여 형성되며 제1,2 라인간에 서로 병렬 연결된 디커플링 커패시터들로 이루어진, 적층 타입의 커패시터 클러스터를 구비함에 의해, 제한된 사이즈 내에서 보다 효율적인 커패시턴스를 갖는 효과가 있다.
반도체 장치, 디커플링 커패시터, 스택 메모리 셀, 스택 커패시터

Description

적층 타입 디커플링 커패시터를 갖는 반도체 장치{Semiconductor device having stacked decoupling capacitors}
도 1은 종래 기술에 따른 멀티레이어 디커플링 커패시터의 단면 구조도
도 2는 통상적인 모오스 커패시터의 레이아웃도
도 3은 본 발명의 실시예에 따른 적층 타입 디커플링 커패시터의 레이아웃도
도 4는 도 3에 따른 적층 타입 디커플링 커패시터의 단면 구조도
도 5는 본 발명의 다른 실시예에 따른 적층 타입 디커플링 커패시터의 단면 구조도
본 발명은 반도체 집적회로에 관한 것으로, 특히 적층 타입의 디커플링 커패시터를 갖는 반도체 장치에 관한 것이다.
일반적으로, 개인용 컴퓨터나 전자 통신 기기 등과 같은 전자적 시스템의 고성능화에 부응하여, 메모리로서 탑재되는 스태이틱 램등과 같은 반도체 메모리 장 치도 나날이 고속화 및 고집적화 되어지고 있다. 이에 따라, 반도체 메모리 소자의 제조메이커들은 메모리 셀 영역내의 메모리 셀을 축소된 크리티컬 디멘젼에 맞도록 배치하는 노력뿐만 아니라, 메모리 셀을 동작시키는데 필요한 주변회로의 효율적 배치와 제조에도 온갖 노력을 기울이고 있는 실정이다. 왜냐하면, 메모리 셀 영역에 인접한 주변회로의 배치기술도 고집적화를 결정하는데 중요한 요인을 차지하기 때문이다.
통상적으로, 칩 내의 주변회로 영역에 배치되는 디커플링 커패시터들은 파워와 그라운드 등과 같은 오퍼레이팅 서플라이 간에 존재할 수 있는 많은 노이즈를 필터링하기 위해 사용되어지는 필수적인 부품이다. 그러한 디커플링 커패시터들이 주변회로 영역에 배치될 경우에 제한된 면적에서 보다 큰 커패시턴스를 가질 것이 요구된다.
본 분야에 잘 알려진 바로서, 간단한 디커플링 커패시터는 모오스 형태의 커패시터이다. 모오스 트랜지스터의 게이트 산화막은 유전막(다이일렉트릭 레이어)으로 이용되고, 실리콘 기판에 형성된 확산 불순물 영역이 제1 전극으로 이용되는 경우에 상기 게이트 산화막의 상부에서 다결정 실리콘으로 형성되는 게이트 층은 제2 전극으로 이용될 수 있다.
제한된 면적에서 보다 큰 커패시턴스를 얻기 위한 몇몇 시도는 여러 선행기술들에서 보여진다. 그러한 선행 기술들 중의 하나는 2000년 9월 26일자로 실레이외 다수에게 특허 허여된 미합중국 특허번호 U.S.Pat. No. 6,124,163호에 개시되어 있다. 상기 특허의 기술에는 도 1에서 보여지는 바와 같이, 디램(DRAM)등과 반도체 메모리 장치에서 구현된 멀티레이어 디커플링 커패시터 구조가 나타나 있다.
종래 기술에 따른 멀티레이어 디커플링 커패시터의 단면 구조를 보여주는 도 1을 참조하면, 기판층과 제1,2,3 폴리 실리콘 층들이 멀티레이어 디커플링 커패시터를 형성하기 위해 커패시터의 전극으로서 사용된 것이 보여진다. 여기서, 제1 폴리 실리콘 전극은, 메모리 셀 영역 내에 형성되는 셀 트랜지스터의 게이트 전극을 데포지션 공정으로써 제조할 때, 동일 공정을 통하여 함께 제조될 수 있으나, 제2 폴리 실리콘 전극들(62,64,72,74)과 제3 폴리실리콘 전극들(60,70)은 메모리 셀 영역에서 수행되는 제조공정과는 별도의 공정에 의해 주변회로 영역 내에서 형성된다. 즉, 제2 폴리 실리콘 전극들(62,64,72,74)과 제3 폴리실리콘 전극들(60,70)은 상기 메모리 셀 영역을 마스킹한 상태에서 별도의 데포지션 공정에 의해 형성된다. 또한, 상기 제2 폴리 실리콘 전극들의 경우에는 n+ 영역들(76,78,82)과 콘택되기 위한 플로우(flow) 공정이 필요해진다. 따라서, 반도체 메모리 장치를 제조하기 위한 전체 공정스텝 수가 증가되므로 제품의 코스트가 상승되는 부담이 있다.
도 2에는 모오스 트랜지스터의 제조시에 함께 제조되는 모오스 커패시터의 레이아웃이 보여진다. 액티브 영역(2)의 상부에는 게이트 폴리실리콘 영역(4)이 형성되어 있다. 여기서, 상기 액티브 영역(2)은 n+ 형 또는 p+ 형 불순물이 도핑되어 있는 영역으로서 제1 전극을 형성하고, 상기 게이트 폴리실리콘 영역(4)도 p+ 형 또는 n+ 형 불순물이 도핑된 영역으로서 제2 전극을 형성한다. 이 경우에 커패시터의 유전막(다이일렉트릭 레이어)은 상기 액티브 영역(2)이 형성된 기판과 상기 게이트 폴리실리콘 영역(4)간에 개재된 게이트 산화막이 된다. 모오스 형태의 디커플 링 커패시터가 파워 노이즈를 제거하기 위해 사용될 경우에 상기 게이트 폴리실리콘 영역(4)은 콘택(CN1)을 통해 금속라인(6)과 전기적으로 연결되고, 상기 액티브 영역(2)은 콘택(CN2)을 통해 금속라인들(9,10,8)과 연결된다. 상기 금속라인(6)이 동작 전원전압(VDD)을 전달하는 파워 라인인 경우에 파워 노이즈를 제거하고 파워의 신뢰성을 도모하기 위해 상기 금속라인(8)은 접지전압(GND)을 전달하는 그라운드 라인이 된다.
도 2에서 보여지는 디커플링 커패시터는 메모리 셀 영역의 트랜지스터를 제조시에 동일한 공정을 통해 주변회로 영역 내에서 함께 제조되지만, 평면적으로 배치된 단일 커패시터이므로 디커플링 커패시턴스가 도 1의 경우에 비해 현저히 작고, 제1,2 전극간의 쇼트(short)시에 디커플링 작용을 상실하는 문제점이 있다. 결국, 도 2의 모오스 타입 디커플링 커패시터는 고집적 반도체 소자에서는 보다 작은 커패시턴스를 가지게 되므로, 그 채용에 제한이 뒤따른다.
반도체 소자의 구동속도가 빨라지고 PCB에서의 리액턴스(L성분)의 값이 커짐에 따라 디커플링 커패시터의 커패시티브 값은 증가될 필요성이 있지만, 칩의 전체 면적은 점점 줄어드는 추세에 있기 때문에 한정된 면적에서 대용량의 커패시터를 구현하는 기술은 그다지 쉬운 일만은 아니다.
최근에, 반도체 메모리 장치의 고집적화 요구에 부응하여 제조공정 기술이 눈부시게 발전됨에 따라, 스태이틱 랜덤 억세스 메모리의 경우에 메모리 셀 영역 내의 메모리 셀 트랜지스터들이 평면적 배치에서 탈피하여 스택 타입으로 제조되는 기술이 개발되고 있다. 예를 들어, 동일 출원인에 의해 대한민국에 특허출원된 특 허출원번호 2004-0002080호 및 2004-0002088호에는 메모리 셀 트랜지스터를 스택타입으로 적층하는 제조기술이 나타나 있다. 예컨대, 싱글 스택 타입 메모리 셀을 제조하는 경우에 메모리 셀을 구성하는 6개의 모오스 트랜지스터들 중에서 4개의 엔형 모오스 트랜지스터들(풀다운 및 패스 트랜지스터들)은 반도체 기판층에 형성되고, 2개의 피형 모오스 트랜지스터들(부하 트랜지스터들)은 상기 엔형 모오스 트랜지스터들의 게이트 전극 상부에 절연적으로 형성된 또 다른 기판층 예컨대 채널 실리콘층에 형성될 수 있다.
그러한 스택 타입의 메모리 셀을 갖는 반도체 메모리의 경우에 고집적화에 따른 고속 및 저전력 동작도 필수적으로 수반되므로, 각종 신호 노이즈 및 파워 노이즈의 제거가 더욱 요구되기 때문에 제한된 면적에서 보다 큰 커패시턴스를 갖도록 하는 디커플링 개선 대책이 절실히 요망된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은 메모리 셀 영역에 인접한 주변회로 영역을 보다 작은 점유면적으로 구현할 수 있는 반도체 소자를 제공함에 있다.
본 발명의 또 다른 목적은 스택 메모리 셀을 채용하는 반도체 메모리에서 제한된 사이즈 내에서 보다 효율적인 커패시턴스를 갖는 반도체 소자를 제공함에 있다.
본 발명의 또 다른 목적은 스택 메모리 셀을 채용하는 반도체 소자에서 적층 타입의 디커플링 커패시터를 갖는 반도체 소자를 제공함에 있다.
본 발명의 또 다른 목적은 서로 병렬로 연결된 적층 타입의 커패시터 클러스터를 복수를 가지는 반도체 소자를 제공함에 있다.
본 발명의 또 다른 목적은 싱글 스택 또는 더블 스택 메모리 셀을 채용하는 반도체 메모리에서 별도의 추가 공정 없이 디커플링 커패시터를 효율적으로 제조할 수 있는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리의 셀 형성영역에 인접한 주변회로 영역의 배치 면적을 최소화 또는 줄일 수 있는 디커플링 커패시터의 배치구조를 제공함에 있다.
본 발명의 또 다른 목적은 적층 타입의 스태이틱 랜덤 억세스 메모리 셀을 채용하는 반도체 메모리 장치에서 파워 라인 또는 각종 레퍼런스 신호라인들에 포함될 수 있는 노이즈를 효율적으로 제거할 수 있는 효과적(efficient)인 디커플링 커패시터의 적층 구조 및 제조방법을 제공함에 있다.
상기한 목적들의 일부를 달성하기 위한 본 발명의 기술적 양상에 따라, 서로 다른 층들에 형성된 트랜지스터들을 갖는 반도체 장치는, 상기 트랜지스터들을 적층적으로 제조할 경우에 사용되는 절연막들과 상기 절연막들을 경계로 상하부층에 존재하는 도전층들을 이용하여 형성되며 제1,2 라인간에 서로 병렬 연결된 디커플링 커패시터들로 이루어진, 적층 타입의 커패시터 클러스터를 구비함을 특징으로 한다.
상기 적층 타입의 커패시터 클러스터 하나는 적어도 3개 이상의 디커플링 커패시터를 가질 수 있으며, 상기 제1 라인이 전원전압 라인일 경우에 상기 제2 라인은 접지전압 라인이거나, 상기 제1 라인이 신호 라인일 경우에 상기 제2 라인은 접지전압 라인일 수 있다.
바람직하기로, 상기 디커플링 커패시터가 3개인 경우에,
제1 디커플링 커패시터는, 모오스 트랜지스터의 게이트 산화막을 제1 유전막 층으로 삼아 형성되고,
제2 디커플링 커패시터는, 상기 모오스 트랜지스터의 상부에 위치된 제1 채널 실리콘층의 상부에 형성된 제1 탑 게이트 절연막을 제2 유전막 층으로 삼아 형성되고,
제3 디커플링 커패시터는, 상기 제1 탑 게이트 절연막의 상부에 위치된 제2 채널 실리콘층의 상부에 형성된 제2 탑 게이트 절연막을 제3 유전막 층으로 삼아 형성될 수 있다.
또한, 상기 디커플링 커패시터가 5개인 경우에,
제1 디커플링 커패시터는, 모오스 트랜지스터의 게이트 산화막을 제1 유전막 층으로 삼아 형성되고,
제2 디커플링 커패시터는, 상기 모오스 트랜지스터의 게이트 전극 상부에 형성된 층간 절연막을 제2 유전막 층으로 삼아 형성되고,
제3 디커플링 커패시터는 상기 층간 절연막의 상부에 위치된 제1 채널 실리콘층의 상부에 형성된 제1 탑 게이트 절연막을 제3 유전막 층으로 삼아 형성되고,
제4 디커플링 커패시터는, 상기 제1 탑 게이트 절연막의 상부에 위치된 제1 탑 게이트의 상부에 형성된 층간 절연막을 제4 유전막 층으로 삼아 형성되고,
제5 디커플링 커패시터는, 상기 제4 유전막 층의 상부에 위치된 제2 채널 실리콘층의 상부에 형성된 제2 탑 게이트 절연막을 제5 유전막 층으로 삼아 형성될 수 있다.
상기한 반도체 장치에 따르면, 제한된 사이즈 내에서 보다 효율적인 커패시턴스를 갖는 효과가 있다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
디자인 룰이 약 80나노미터(㎚)이하로 적용될 경우에 통상적으로 풀씨모스 에스램(SRAM) 셀을 구성하는 6개의 트랜지스터들은 동일 층에 배치됨이 없이 서로 다른 층에 나누어 배치될 수도 있다. 결국, 에스램 셀의 셀 피치가 포토리소그래피 공정의 해상도 한계 근방까지로 더욱 축소될 경우에, 주변회로 영역에 배치되는 디커플링 커패시터들도 그에 따라 축소되어질 것이 요구된다. 그러나, 디커플링 커패시터의 사이즈가 축소될 경우에 커패시턴스 값은 줄어들게 되므로, 커패시턴스 값은 크게 줄어들지 않도록 하고 사이즈만 줄일 수 있는 테크닉이 필요해진다.
본 발명의 제1 실시예에서는 도 3 및 도 4와 같이 더블 스택 타입을 갖는 디커플링 커패시터의 구조가 제공된다.
도 3은 본 발명의 제1 실시예에 따른 적층 타입 디커플링 커패시터의 레이아웃을 보인 것이다. 또한 도 4는 도 3에 따른 적층 타입 디커플링 커패시터의 단면 구조를 보여준다.
도 3 및 도 4를 함께 참조하면, 액티브 영역(30)의 상부에는 게이트 폴리실리콘 층(42)이 형성되고, 차례로 상부에는 제1 채널 실리콘 층(45)과 제2 채널 실리콘 층(60), 및 제1 금속층(80)이 서로 절연적으로 형성된다.
더블 스택 타입의 메모리 셀을 갖는 반도체 메모리의 경우에 상기 제1 채널 실리콘 층(45)과 제2 채널 실리콘 층(60)은 트랜지스터 형성용 기판으로서 사용된다. 더블 스택 메모리 셀에서 상기 게이트 폴리실리콘 층(42)은 풀 다운 트랜지스터의 게이트 전극을 만드는데 사용되고, 상기 제1 채널 실리콘 층(45)의 상부에 형성되는 제1 탑 게이트 층(51)은 부하 트랜지스터의 게이트 전극을 만드는데 사용될 수 있다. 또한, 상기 제2 채널 실리콘 층(60)의 상부에 형성되는 제2 탑 게이트 층(63)은 패스 트랜지스터의 게이트 전극을 만드는데 이용될 수 있다.
더블 스택 타입의 메모리 셀의 경우에 3개의 층에 메모리 셀을 형성하는 트랜지스터들이 나뉘어 배치되므로 평면적 사이즈는 약 2 내지 3배로 줄어든다. 본 발명에서는 그러한 더블 스택 타입의 메모리 셀을 제조시 사용되는 제1,2 탑 게이트 층들과 제1,2 채널 실리콘층들을 디커플링 커패시터의 전극들로서 유효 적절히 활용한다. 즉, 메모리 셀 영역과 주변회로 영역 전체에 하나의 동일한 도전층을 형 성한 다음 용도별로 패터닝 하여, 상기 도전층이 메모리 셀 영역에서는 기판 또는 게이트 전극으로서 기능하도록 하고, 주변회로 영역에서는 디커플링 커패시터의 전극으로서 기능하도록 하는 것이다.
도 3 및 도 4에서 보여지는 적층 타입의 커패시터 클러스터는, 반도체 메모리 장치의 메모리 셀의 트랜지스터들을 적층적으로 제조할 경우에 사용되는 절연막들(40,50,61)과 상기 절연막들을 경계로 상하부층에 존재하는 도전층들(30,42,45,51,60,63)을 이용하여 형성되며 제1,2 라인(도면에서는 VDD,GND)간에 서로 병렬 연결된 디커플링 커패시터들(C1,C2,C3)로 이루어져 있다. 또한, 도면에서, 저항을 감소시키기 위해 텅스텐 등과 같은 고융점 금속 물질과의 반응에 의해 만들어진 금속 실리사이드 막(64), 하드 마스크 막(65), 및 텅스텐 콘택(66)이 보여진다.
비록 도면에서는 하나의 커패시터 클러스터를 나타내었으나, 이는 도시의 편의에 불과하며 실질적으로는 칩의 주변회로 영역내에 복수로 형성되어 파워 라인들 뿐만 아니라 각종 레퍼런스 신호들과 연결되는 것이 바람직할 수 있다. 또한, 상기 제1 라인이 전원전압(VDD)라인일 경우에 상기 제2 라인은 접지전압(GND)라인으로 설명되었지만, 사안이 다른 경우에 상기 제1 라인을 반도체 장치의 각종 신호들을 전달하는 신호 라인으로, 상기 제2 라인을 접지전압 라인으로 각기 변경할 수 있다.
본 발명에서 사용되는 용어 "클러스터"는 서로 연결된 2개 이상의 커패시터들의 무리를 의미하며, 병렬 또는 직렬의 형태를 모두 포함하는 의미이다.
도면에서와 같이, 하나의 커패시터 클러스터가 3개의 디커플링 커패시터를 기본적으로 가질 경우에, 도 4에서 보여지는 제1 디커플링 커패시터(C1)는, 모오스 트랜지스터의 게이트 산화막(40)을 제1 유전막 층으로 삼아 형성된다. 그리고, 제2 디커플링 커패시터(C2)는, 상기 모오스 트랜지스터의 상부에 위치된 제1 채널 실리콘층(45)의 상부에 형성된 제1 탑 게이트 절연막(50)을 제2 유전막 층으로 삼아 형성되고, 제3 디커플링 커패시터(C3)는, 상기 제1 탑 게이트 절연막(50)의 상부에 위치된 제2 채널 실리콘층(60)의 상부에 형성된 제2 탑 게이트 절연막(61)을 제3 유전막 층으로 삼아 형성된다.
도면에서, 제1 디커플링 커패시터(C1)의 제1전극(도면에서는 하부전극)은 n+ 형 불순물이 도핑되어 있는 액티브 영역(30)이 되고, 제2 전극(도면에서는 상부전극)은 p+ 형 불순물이 도핑된 게이트 폴리실리콘 층(42)이 된다. 제2 디커플링 커패시터(C2)의 제1전극(도면에서는 하부전극)은 제1 채널 실리콘층(45)이 되고, 제2 전극(도면에서는 상부전극)은 제1 탑 게이트(51)가 된다. 제3 디커플링 커패시터(C3)의 제1전극(도면에서는 하부전극)은 제2 채널 실리콘층(60)이 되고, 제2 전극(도면에서는 상부전극)은 제2 탑 게이트(63)가 된다.
디커플링 커패시터들이 파워 노이즈를 제거하기 위해 사용될 경우에, 상기 접지전압(GND)에는 상기 액티브 영역(30), 제1 탑 게이트(51), 및 제2 채널 실리콘층(60)이 연결되고, 전원전압(VDD)에는 게이트 폴리실리콘 층(42), 제1 채널 실리콘층(45), 및 제2 탑 게이트(63)이 연결된다.
여기서, 상기 제1,2 탑 게이트 절연막(50,61)은 TEOS, 실리콘 다이옥사이드, 실리콘 질화막, 또는 상기 재질들 중에서 선택된 재질들의 조합막으로 형성될 수 있다. 커패시터의 유전물질로서 고유전 상수를 갖는 타 재질들은 본 분야에서 통상의 지식을 가진 자들에게 있어 명백해 질 것이다. 또한, 사용된 폴리 실리콘층은 도전적으로 도우프드 되어지며, 폴리 실리콘층의 표면층은 통상적으로 사용되는 실리사이드들, 예컨대 티타늄 실리사이드, 텡스텐 실리사이드로 실리사이드화 될 수 있다.
상기 액티브 영역(30)은 텅스텐 콘택(WC:75))을 통해 메탈 제로층(71)에 연결되어 있고, 상기 메탈 제로층(71)은 상기 접지전압(GND)에 연결된다. 여기서, 상기 메탈 제로 층(71)은 텅스텐 등과 같은 재질로 형성되는 금속 다마신 층일 수 있다. 도 3에서 보여지는 제1 콘택(CO1)은 상기 텅스텐 콘택(75)과 상기 메탈 제로층(71)에 연결되는 메탈 콘택을 함께 나타낸 것이다. 미세 패턴을 형성하는데 적합하게 사용되는 금속 다마신 공정의 세부는 본 분야에서 널리 알려져 있으므로, 다마신 공정에 대한 구체적 설명은 생략된다.
선택적 에피텍셜 그로쓰(SEG) 층(43)의 상부에 형성된 제1 채널 실리콘층(45)은 상기 제2 디커플링 커패시터(C2)의 하부전극으로서 기능하기 위해 텅스텐 콘택(WC:74))을 통해 메탈 제로층(72)에 연결되어 있고, 상기 메탈 제로층(72)은 상기 전원전압(VDD)에 연결된다.
또 다른 선택적 에피텍셜 그로쓰(SEG) 층(60)의 상부에 형성된 제2 채널 실리콘층(60)은 상기 제3 디커플링 커패시터(C3)의 하부전극으로서 기능하기 위해 메탈 콘택(MC:82))을 통해 메탈 원층(M1:80)에 연결되어 있고, 상기 메탈 원층(80) 은 알루미늄등과 같은 재질의 금속으로 형성될 수 있으며, 이는 상기 접지전압(80)에 연결된다. 도 3에서 보여지는 제2 콘택(CO2)은 네스트 콘택(NC)과 메탈 콘택(MC)을 함께 나타내고 있다. 상기 메탈 콘택(MC)은 상기 메탈 원층(M1:80)에 연결되는 콘택이고, 상기 네스트(nest)콘택은 메탈 콘택의 하부에 형성되는 또 다른 콘택으로서 상기 제2 채널 실리콘층(60)의 상부 또는 측부와 전기적으로 접촉되는 콘택 플러그를 갖는다.
도 4의 구조는 주변회로 영역이나 필드영역에서 n형 MOS 커패시터(Capacitor)로 이루어진 제1 디커플링 커패시터(C1)의 상부에, 상기 CS1층(45)과 TG1(52)를 전극층들로 사용하여 만든 제2 디커플링 커패시터(C2)와, 상기 CS2층(60)과 TG2(63)를 전극층들로 사용하여 만든 제3 디커플링 커패시터(C2)가 적층된 구조를 가지고 있고, CS1(45)은 VDD, TG1(52)은 GND로 바이어싱되고, CS2(60)는 GND, TG2(63)는 VDD로 바이어싱되어 있으므로, 결국, 도면의 상부에 도시된 3개의 커패시터가 서로 병렬로 연결된 것과 같은 등가회로로 나타난다.
따라서, 더블 스택 메모리 셀을 채용하는 반도체 메모리에서 별도의 추가 공정 없이 서로 병렬로 연결된 3개의 디커플링 커패시터가 메모리 셀의 제조와 함께 효율적으로 제조될 수 있으며, 디커플링 커패시터가 형성되는 주변회로 영역의 배치 면적이 평면적으로 최소화된다.
도 5는 본 발명의 다른 실시예에 따른 적층 타입 디커플링 커패시터의 단면 구조도로서, 보다 큰 용량의 커패시터 클루스터를 얻기 위해, 도 4의 경우에 비해 2개의 디커플링 커패시터가 추가 형성된 구조를 보여준다. 도 5에서도 도 4와 같이 더블 스택 메모리 셀을 채용하는 반도체 메모리의 경우이지만, 도 4와는 달리 모오스 층인 제1층에 피형 모오스 트랜지스터가 형성된다.
도 5를 참조하면, 5개의 디커플링 커패시터들(C1-C5)이 전원전압(VDD)과 접지전압(VSS)간에 연결된 스택 구조가 보여진다.
최하부층의 디커플링 커패시터(C1)는 PMOS 커패시터로 구성되고, CS1(45), TG1(52), CS2(60), TG2(63)의 바이어스(Bias)가 도 4와는 달리 제공된다.
도면에서, 제1 디커플링 커패시터(C1)는, 모오스 트랜지스터의 게이트 산화막(40)을 제1 유전막 층으로 삼아 형성되고,
제2 디커플링 커패시터(C2)는, 상기 모오스 트랜지스터의 게이트 전극(42) 상부에 형성된 층간 절연막(44)을 제2 유전막 층으로 삼아 형성되고,
제3 디커플링 커패시터(C3)는 상기 층간 절연막(44)의 상부에 위치된 제1 채널 실리콘층(45)의 상부에 형성된 제1 탑 게이트 절연막(50)을 제3 유전막 층으로 삼아 형성되고,
제4 디커플링 커패시터(C4)는, 상기 제1 탑 게이트 절연막의 상부에 위치된 제1 탑 게이트(52)의 상부에 형성된 층간 절연막(56)을 제4 유전막 층으로 삼아 형성되고,
제5 디커플링 커패시터(C5)는, 상기 제4 유전막 층의 상부에 위치된 제2 채널 실리콘층(60)의 상부에 형성된 제2 탑 게이트 절연막(61)을 제5 유전막 층으로 삼아 형성된다.
여기서, 액티브 영역(31)은 VDD, 게이트 폴리실리콘층(42)은 GND, CS1(45)은 VDD, TG1(52)은 GND로 바이어싱되고, CS2(60)는 VDD, TG2(63)는 GND로 바이어싱되어 있다.
도 5의 경우에 메모리 셀 영역에는 제1 층에 부하 트랜지스터들이 형성되고, 그 상부에는 차례로 풀 다운 트랜지스터 및 패스 트랜지스터가 적층되거나, 패스 트랜지스터 및 풀 다운 트랜지스터가 적층될 수 있다.
도 5와 같은 구조의 제조방법은 트랜지스터의 형성 타입이나 바이어싱의 제공만이 다를 뿐이고 도 4의 경우와 실질적으로 동일하다.
상기한 바와 같이, 파워 노이즈나 각종 레퍼런스 신호의 노이즈를 상기한 구조를 갖는 디커플링 커패시터 클루스터로써 제거할 경우에, 제한된 디커플링 커패시터 면적내에서 가장 효율적인 성능이 구현될 수 있다.
본 명세서에 제시한 개념은 특정한 적용 예에 다른 여러 방식으로 적용될 수 있음을 당해 기술의 지식을 가진 사람이라면 누구나 이해할 수 있을 것이다. 제시된 디커플링 커패시터의 개수는 본 발명에 따른 실시 예의 일부를 나타내며, 보다 효율적이고 회로 설계자에게 이용 가능한 다른 많은 방법이 있을 수 있다. 따라서, 이에 대한 상세한 구현은 본 발명에 포함되는 것이며 청구항의 범위에서 벗어나지 않는 것으로 한다.
예를 들어, 실시 예에서 변경을 가하여 더블 스택 메모리 셀의 경우가 아닌 싱글 스택 메모리 셀의 경우에는 제2 채널 실리콘을 이용한 전극을 생략한 채로, 복수개의 스택 커패시터를 적절히 형성할 수 있을 것이다. 또한, 각 전극들에 연결되는 콘택들은 네스트 콘택등과 같은 다양한 콘택 등으로 변경될 수 있다.
상술한 바와 같이 본 발명에 따르면, 스택 메모리 셀을 채용하는 반도체 메모리에서 제한된 사이즈 내에서 보다 효율적인 커패시턴스를 갖는 반도체 소자가 제공되는 효과가 있다.
또한, 싱글 스택 또는 더블 스택 메모리 셀을 채용하는 반도체 메모리에서 별도의 추가 공정 없이 서로 병렬로 연결된 적층 타입의 커패시터 클러스터를 복수를 가지는 반도체 소자가 제공되므로 제조 코스트가 다운되고, 반도체 메모리의 셀 형성영역에 인접한 주변회로 영역의 배치 면적이 최소화 또는 줄어드는 이점이 있다.

Claims (33)

  1. 서로 다른 층들에 형성된 트랜지스터들을 갖는 반도체 장치에 있어서:
    상기 트랜지스터들을 적층적으로 제조할 경우에 사용되는 절연막들과 상기 절연막들을 경계로 상하부층에 존재하는 도전층들을 이용하여 형성되며 제1,2 라인간에 서로 병렬 연결된 디커플링 커패시터들로 이루어진, 적층 타입의 커패시터 클러스터를 복수로 구비함을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 적층 타입의 커패시터 클러스터 하나는 적어도 3개 이상의 디커플링 커패시터를 가짐을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 라인이 전원전압 라인일 경우에 상기 제2 라인은 접지전압 라인임을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 라인이 신호 라인일 경우에 상기 제2 라인은 접지전압 라인임을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 디커플링 커패시터가 3개인 경우에,
    제1 디커플링 커패시터는, 모오스 트랜지스터의 게이트 산화막을 제1 유전막 층으로 삼아 형성되고,
    제2 디커플링 커패시터는, 상기 모오스 트랜지스터의 상부에 위치된 제1 채널 실리콘층의 상부에 형성된 제1 탑 게이트 절연막을 제2 유전막 층으로 삼아 형성되고,
    제3 디커플링 커패시터는, 상기 제1 탑 게이트 절연막의 상부에 위치된 제2 채널 실리콘층의 상부에 형성된 제2 탑 게이트 절연막을 제3 유전막 층으로 삼아 형성됨을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 디커플링 커패시터가 5개인 경우에,
    제1 디커플링 커패시터는, 모오스 트랜지스터의 게이트 산화막을 제1 유전막 층으로 삼아 형성되고,
    제2 디커플링 커패시터는, 상기 모오스 트랜지스터의 게이트 전극 상부에 형성된 층간 절연막을 제2 유전막 층으로 삼아 형성되고,
    제3 디커플링 커패시터는 상기 층간 절연막의 상부에 위치된 제1 채널 실리콘층의 상부에 형성된 제1 탑 게이트 절연막을 제3 유전막 층으로 삼아 형성되고,
    제4 디커플링 커패시터는, 상기 제1 탑 게이트 절연막의 상부에 위치된 제1 탑 게이트의 상부에 형성된 층간 절연막을 제4 유전막 층으로 삼아 형성되고,
    제5 디커플링 커패시터는, 상기 제4 유전막 층의 상부에 위치된 제2 채널 실리콘층의 상부에 형성된 제2 탑 게이트 절연막을 제5 유전막 층으로 삼아 형성됨을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 반도체 장치는 싱글 스택 메모리 셀을 복수로 가지는 스태이틱 랜덤 억세스 메모리임을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 반도체 장치는 더블 스택 메모리 셀을 복수로 가지는 스태이틱 랜덤 억세스 메모리임을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 더블 스택 메모리 셀은,
    풀 다운 트랜지스터, 부하 트랜지스터, 및 패스 트랜지스터를 각기 다른 층에 순차로 각기 적층한 셀 구조를 가짐을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 더블 스택 메모리 셀은,
    부하 트랜지스터, 풀 다운 트랜지스터, 및 패스 트랜지스터를 각기 다른 층에 순차로 각기 적층한 셀 구조를 가짐을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기 더블 스택 메모리 셀은,
    부하 트랜지스터, 패스 트랜지스터, 및 풀 다운 트랜지스터를 각기 다른 층에 순차로 각기 적층한 셀 구조를 가짐을 특징으로 하는 반도체 장치.
  12. 제7항에 있어서, 상기 싱글 스택 메모리 셀은,
    패스 트랜지스터와 풀다운 트랜지스터를 하부층에 형성하고,
    부하 트랜지스터를 상부층에 형성한 셀 구조를 가짐을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서, 상기 상하부층에 존재하는 도전층들은 상기 트랜지스터들의 각각의 기판 층 및 게이트 층과 동일함을 특징으로 반도체 장치.
  14. 서로 다른 층들에 형성된 트랜지스터들을 메모리 셀로서 갖는 반도체 메모리 장치에 있어서:
    메모리 셀 영역 내에서, 제1 기판층과 상기 제1 기판층의 상부에 형성된 제2 기판층에 나뉘어 형성된 제1,2 타입 트랜지스터들을 메모리 셀로서 갖는 메모리 셀 어레이와;
    상기 메모리 셀 영역과는 분리된 주변회로 영역 내에서, 상기 제1,2 타입 트랜지스터들을 적층적으로 제조할 경우에 사용되는 절연막들과 상기 절연막들을 경계로 상하부층에 존재하는 도전층들을 이용하여 형성되며 제1,2 라인간에 서로 병렬 연결된 디커플링 커패시터들로 이루어진, 적층 타입의 커패시터 클러스터를 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 적층 타입의 커패시터 클러스터를 구성하는 상기 디커플링 커패시터들은 적어도 2개 이상으로 되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 제1 라인이 전원전압 라인일 경우에 상기 제2 라인은 접지전압 라인임을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서, 상기 제1,2 라인들 중 적어도 하나는 상기 반도체 메모리 장치의 동작에 필요한 신호를 전달하는 신호 전달 라인임을 특징으로 하는 반도체 메모리 장치.
  18. 제14항에 있어서, 상기 메모리 셀이 싱글 스택 스태이틱 랜덤 억세스 메모리 셀일 경우에,
    패스 트랜지스터와 풀다운 트랜지스터는 상기 제1 기판층에 형성되고,
    부하 트랜지스터는 상기 제2 기판층에 형성된 셀 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
  19. 서로 다른 층들에 형성된 트랜지스터들을 메모리 셀로서 갖는 반도체 메모리 장치에 있어서:
    메모리 셀 영역 내에서, 제1 기판층과 상기 제1 기판층의 상부에 차례로 형성된 제2 및 제3 기판층에 나뉘어 형성된 트랜지스터들을 메모리 셀로서 갖는 메모리 셀 어레이와;
    상기 메모리 셀 영역과는 분리된 주변회로 영역 내에서, 상기 트랜지스터들을 적층적으로 제조할 경우에 사용되는 절연막들과 상기 절연막들을 경계로 상하부층에 존재하는 도전층들을 이용하여 형성되며 제1,2 라인간에 서로 병렬 연결된 디커플링 커패시터들로 이루어진, 적층 타입의 커패시터 클러스터를 구비함을 특징으 로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 적층 타입의 커패시터 클러스터를 구성하는 상기 디커플링 커패시터들은 적어도 3개 이상으로 되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서, 상기 제1 라인이 전원전압 라인일 경우에 상기 제2 라인은 접지전압 라인임을 특징으로 하는 반도체 메모리 장치.
  22. 제19항에 있어서, 상기 제1,2 라인들 중 적어도 하나는 상기 반도체 메모리 장치의 동작에 필요한 신호를 전달하는 신호 전달 라인임을 특징으로 하는 반도체 메모리 장치.
  23. 제19항에 있어서, 상기 메모리 셀이 더블 스택 스태이틱 랜덤 억세스 메모리 셀일 경우에,
    풀다운 트랜지스터는 상기 제1 기판층에 형성되고,
    부하 트랜지스터는 상기 제2 기판층에 형성되고,
    패스 트랜지스터는 상기 제3 기판층에 형성된 셀 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
  24. 제19항에 있어서, 상기 메모리 셀이 더블 스택 스태이틱 랜덤 억세스 메모리 셀일 경우에,
    부하 트랜지스터는 상기 제1 기판층에 형성되고,
    풀 다운 트랜지스터는 상기 제2 기판층에 형성되고,
    패스 트랜지스터는 상기 제3 기판층에 형성된 셀 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
  25. 제23항에 있어서, 상기 디커플링 커패시터가 3개로 형성되는 경우에,
    제1 디커플링 커패시터는, 상기 풀다운 트랜지스터의 게이트 산화막을 제1 유전막 층으로 삼아 형성되고,
    제2 디커플링 커패시터는, 상기 부하 트랜지스터의 게이트 절연막을 제2 유전막 층으로 삼아 형성되고,
    제3 디커플링 커패시터는, 상기 패스 트랜지스터의 게이트 절연막을 제3 유전막 층으로 삼아 형성됨을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서, 상기 부하 트랜지스터 및 상기 패스 트랜지스터는 서로 다른 채널 실리콘 층에 각기 형성됨을 특징으로 하는 반도체 메모리 장치.
  27. 제24항에 있어서, 상기 디커플링 커패시터가 5개인 경우에,
    제1 디커플링 커패시터는, 상기 부하 트랜지스터의 게이트 산화막을 제1 유전막 층으로 삼아 형성되고,
    제2 디커플링 커패시터는, 상기 부하 트랜지스터의 게이트 전극 상부에 형성되는 층간 절연막을 제2 유전막 층으로 삼아 형성되고,
    제3 디커플링 커패시터는 상기 풀다운 트랜지스터의 게이트 절연막을 제3 유전막 층으로 삼아 형성되고,
    제4 디커플링 커패시터는, 상기 풀다운 트랜지스터의 게이트 전극 상부에 형성되는 층간 절연막을 제4 유전막 층으로 삼아 형성되고,
    제5 디커플링 커패시터는, 상기 패스 트랜지스터의 게이트 절연막을 제5 유전막 층으로 삼아 형성됨을 특징으로 하는 반도체 메모리 장치.
  28. 제23항에 있어서,
    상기 주변회로 영역 내에서, 상기 제1,2,3 기판층은 그라운드 전압, 전원전 압, 그라운드 전압으로 각기 차례로 바이어싱되고, 상기 풀다운 트랜지스터, 부하 트랜지스터, 및 패스 트랜지스터의 게이트는 전원전압, 그라운드 전압, 전원전압으로 각기 차례로 바이어싱됨을 특징으로 하는 반도체 메모리 장치.
  29. 제27항에 있어서,
    상기 주변회로 영역 내에서, 상기 제1,2,3 기판층은 모두 전원전압으로 바이어싱되고, 상기 부하 트랜지스터, 풀다운 트랜지스터, 및 패스 트랜지스터의 각 게이트는 모두 접지전압으로 바이어싱됨을 특징으로 하는 반도체 메모리 장치.
  30. 메모리 셀 영역 내에서, 제1 기판층과 상기 제1 기판층의 상부에 차례로 형성된 제2 및 제3 기판층에 나뉘어 형성된 트랜지스터들을 메모리 셀로서 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서의 디커플링 커패시터 형성방법에 있어서:
    상기 메모리 셀 영역과는 분리된 주변회로 영역 내에서, 상기 트랜지스터들을 적층적으로 제조할 경우에 사용되는 절연막들과 상기 절연막들을 경계로 상하부층에 존재하는 도전층들을 이용하여, 제1,2 라인간에 서로 병렬 연결되는 디커플링 커패시터들을 상기 메모리 셀의 적층구조에 대응되도록 적층적으로 형성함을 특징으로 디커플링 커패시터 형성방법.
  31. 제28항에 있어서, 상기 제1 라인이 전원전압 라인일 경우에 상기 제2 라인은 접지전압 라인임을 특징으로 하는 디커플링 커패시터 형성방법.
  32. 제28항에 있어서, 상기 제1,2 라인들 중 적어도 하나는 상기 반도체 메모리 장치의 동작에 필요한 신호를 전달하는 신호 전달 라인임을 특징으로 하는 디커플링 커패시터 형성방법.
  33. 적층구조의 트랜지스터을 구현하는 반도체 장치에 있어서, 적층구조의 실리콘 층 및 게이트 층들이 각각의 절연막을 개재하여 전원전압과 접지전압에 바이어싱된 적층형 커패시터를 복수로 가짐을 특징으로 하는 반도체 장치.
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