KR101046993B1 - 저장 커패시터 어레이 회로 - Google Patents

저장 커패시터 어레이 회로 Download PDF

Info

Publication number
KR101046993B1
KR101046993B1 KR1020080123556A KR20080123556A KR101046993B1 KR 101046993 B1 KR101046993 B1 KR 101046993B1 KR 1020080123556 A KR1020080123556 A KR 1020080123556A KR 20080123556 A KR20080123556 A KR 20080123556A KR 101046993 B1 KR101046993 B1 KR 101046993B1
Authority
KR
South Korea
Prior art keywords
node
storage capacitor
capacitor array
array circuit
capacitor
Prior art date
Application number
KR1020080123556A
Other languages
English (en)
Other versions
KR20100064905A (ko
Inventor
이종원
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080123556A priority Critical patent/KR101046993B1/ko
Priority to US12/459,037 priority patent/US7956674B2/en
Publication of KR20100064905A publication Critical patent/KR20100064905A/ko
Application granted granted Critical
Publication of KR101046993B1 publication Critical patent/KR101046993B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 내부전압을 안정적으로 유지하기 위한 저장 커패시터 어레이회로에 있어서, 상기 저장 커패시터 어레이는 다수의 저장 커패시터들을 포함하고, 상기 저장 커패시터 각각은 전원전압과 소정 노드 사이에 연결되어, 테스트모드 신호 또는 퓨즈 커팅 여부에 따라 인에이블되는 테스트 인에이블신호에 응답하여 스위칭되는 스위치소자; 및 상기 노드와 접지전압 사이에 연결된 커패시터를 포함하는 저장 커패시터 어레이 회로를 제공한다.
저장 커패시터 어레이, 누설전류

Description

저장 커패시터 어레이 회로{RESORVOIR CAPACITOR ARRAY CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 누설전류가 발생되는 커패시터를 비활성화 시킬 수 있도록 한 저장 커패시터 어레이 회로에 관한 것이다.
통상적으로 반도체 메모리 장치는 외부에서 입력되는 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(Vcore), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
이와 같이 다양한 내부전압의 레벨은 전원전압(VDD)의 레벨 변동 또는 급격한 전류 소모등에 의해 변동(fluctuation)되는데, 내부전압의 변동은 낮은 전원전압(VDD)에서의 고속 동작에 장애요인으로 작용한다. 따라서, 내부전압의 변동을 줄 이기 위해 종래의 반도체 메모리 장치에서는 내부전압에 충분한 전하를 공급할 수 있는 저장 커패시터 어레이(resorvoir capacitor array)를 사용하여 내부전압을 안정적으로 유지하고 있다.
도 1은 종래 기술에 따른 저장 커패시터 어레이를 포함하는 반도체 메모리 장치의 구성을 도시한 도면이다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치에는 페리영역(peri area)에 내부전압을 안정적으로 유지하기 위한 다양한 저장 커패시터 어레이가 배치된다. 종래의 반도체 메모리 장치에 포함된 저장 커패시터 어레이에는 페리전압(VPERI)을 안정적으로 유지하기 위한 페리전압 저장 커패시터 어레이(VPERI RESERVOIR CAP ARRAY)와, 백바이어스전압(VBB)을 안정적으로 유지하기 위한 백바이어스전압 저장 커패시터 어레이(VBB RESERVOIR CAP ARRAY) 및 고전압(VPP)을 안정적으로 유지하기 위한 고전압 저장 커패시터 어레이(VPP RESERVOIR CAP ARRAY) 등이 있다. 이와 같은 다양한 저장 커패시터 어레이들은 각각 다수의 저장 커패시터들로 구성된다.
도 2는 종래기술에 따른 저장 커패시터 어레이에 포함된 저장 커패시터의 등가회로이다.
도 2에 도시된 바와 같이, 저장 커패시터는 전원전압(VDD)과 접지전압(VSS) 사이에 병렬로 연결된 커패시터들(C1, C2)로 구성된다. 이와 같이 커패시터의 병렬구조로 형성되는 이유는 충분한 커패시턴스를 확보하기 위함이다.
그런데, 저장 커패시터들에 포함된 커패시터들(C1, C2)의 경우 제작 과정에 서의 결함(defect) 또는 물리적인 손상(physical damage)이 발생하여 커패시터들(C1, C2)을 통한 누설 전류가 발생할 수 있다. 예를 들어, 커패시터(C1)에 물리적인 손상이 발생하면 커패시터(C1)를 통해 누설전류가 발생한다. 이와 같이 발생된 누설 전류는 스텐바이 상태에서의 전류 소모를 증가시키므로, 스텐바이 상태에서의 전류 소모가 중요한 성능 지표가 되는 모바일 제품에서는 치명적인 장애요인으로 작용한다.
본 발명은 테스트모드 신호에 따라 저장 커패시터 어레이에 포함된 커패시터에서 누설전류가 발생하는지 여부를 감지하여, 누설전류가 발생되는 커패시터를 비활성화 시킬 수 있도록 한 저장 커패시터 어레이 회로를 개시한다.
이를 위해 본 발명은 내부전압을 안정적으로 유지하기 위한 저장 커패시터 어레이 회로에 있어서, 상기 저장 커패시터 어레이는 다수의 저장 커패시터들을 포함하고, 상기 저장 커패시터 각각은 전원전압과 소정 노드 사이에 연결되어, 테스트모드 신호 또는 퓨즈 커팅 여부에 따라 인에이블되는 테스트 인에이블신호에 응답하여 스위칭되는 스위치소자; 및 상기 노드와 접지전압 사이에 연결된 커패시터를 포함하는 저장 커패시터 어레이 회로를 제공한다.
또한, 본 발명은 퓨즈를 포함하고, 테스트모드 신호 또는 상기 퓨즈의 커팅여부에 따라 인에이블이 결정되는 테스트 인에이블신호들을 생성하는 인에이블신호 생성기를 적어도 하나 포함하는 인에이블신호 생성부; 및 다수의 저장 커패시터들을 포함하되, 상기 다수의 저장 커패시터들 각각은 상기 테스트 인에이블신호에 응답하여 커패시턴스가 결정되는 저장 커패시터 어레이를 포함하는 저장 커패시터 어레이 회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일실시예에 따른 저장 커패시터 어레이 회로의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 저장 커패시터 어레이 회로는 제1 내지 제M 인에이블신호생성기(1st-Mth ENABLE SIGNAL GENERATOR)로 구성된 인에이블신호생성부(1) 및 제1 내지 제M 저장 커패시터(1st-Mth RESERVIOR CAP)로 구성된 저장 커패시터 어레이(2)를 포함한다. 제1 내지 제M 인에이블신호생성기(1st-Mth ENABLE SIGNAL GENERATOR)의 경우 각각 제1 내지 제M 테스트모드신호(TM<1:M>)를 입력받아 제1 내지 제M 커패시터 인에이블신호(CAPEN<1:M>)를 생성한다는 점에서만 차이가 있을뿐 동일한 구성을 가지므로, 제1 내지 제M 인에이블신호생성기(1st-Mth ENABLE SIGNAL GENERATOR) 중 제1 인에이블신호생성기(1st ENABLE SIGNAL GENERATOR)의 구성만을 설명한다.
도 4를 참고하면 제1 인에이블신호생성기(1st ENABLE SIGNAL GENERATOR)는 구동부(10), 래치부(11) 및 논리부(12)로 구성된다. 구동부(10)는 전원전압(VDD)과 노드(nd10) 사이에 연결된 퓨즈(F10)와, 노드(nd10)와 노드(nd11) 사이에 연결되어 파워업신호(PWRUP)에 응답하여 노드(nd11)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P10)와, 노드(nd11)와 접지전압(VSS) 사이에 연결되어 파워업신호(PWRUP)에 응답하여 노드(nd11)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N10)로 구성된다. 래치부(11)는 노드(nd11)의 신호를 래치하여 노드(nd12)로 출력하는 인버터들(IV10,IV11)로 구성된다. 논리부(12)는 노드(nd12)의 신호와 제1 테스트모드 신호(TM<1>)를 입력받아 논리합 연산을 수행하여 제1 커패시터 인에이블신호(CAPEN<1>)를 생성한다. 여기서, 파워업신호(PWRUP)는 반도체 메모리 장치에 전원이 인가되고 소정 구간 동안(이하, '파워업 구간'으로 지칭함)은 하이레벨이고, 파워업 구간이 종료되면 로우레벨로 천이하는 신호이다.
이와 같은 구성의 인에이블신호생성부(1)는 하이레벨의 제1 테스트모드 신호(TM<1>)가 인가되는 경우 제1 커패시터 인에이블신호(CAPEN<1>)는 하이레벨로 생성된다. 한편, 로우레벨의 제1 테스트모드 신호(TM<1>)가 인가되는 경우에는 퓨즈(F10)의 커팅여부에 따라 제1 커패시터 인에이블신호(CAPEN<1>)의 레벨이 결정된다. 즉, 퓨즈(F10)가 커팅되지 않은 경우에는 파워업 구간이 종료된 후 로우레벨인 파워업신호(PWRUP)에 의해 제1 커패시터 인에이블신호(CAPEN<1>)는 로우레벨이 되고, 퓨즈(F10)가 커팅된 경우에는 파워업 구간에서 하이레벨인 파워업신호(PWRUP)에 의해 제1 커패시터 인에이블신호(CAPEN<1>)는 하이레벨이 된다.
제1 내지 제M 저장 커패시터(1st-Mth RESERVIOR CAP)들은 각각 제1 내지 제M 커패시터 인에이블신호(CAPEN<1:M>)에 따라 커패시턴스가 조절된다. 제1 내지 제M 저장 커패시터(1st-Mth RESERVIOR CAP)들은 모두 동일한 구성으로 구현되므로, 제K 저장 커패시터(Kth RESERVIOR CAP)의 구성을 제1 내지 제3 실시예를 도시한 도 5 내지 도 7을 참고하여 살펴본다.
도 5를 참고하면 제1 실시예에 따른 제K 저장 커패시터(Kth RESERVIOR CAP)는 전원전압(VDD)과 노드(nd20) 사이에 연결되어 제K 커패시터 인에이블신호(CAPEN<K>)에 응답하여 턴온되는 스위치소자로 동작하는 제1 PMOS 트랜지스 터(P20)와, 노드(nd20)와 접지전압(VSS) 사이에 연결된 제1 커패시터(CP1)와, 전원전압(VDD)과 접지전압(VSS) 사이에 연결된 제2 커패시터(CP2)로 구성된다. 이와 같이 구성된 제K 저장 커패시터(Kth RESERVIOR CAP)는 제K 커패시터 인에이블신호(CAPEN<K>)가 로우레벨인 경우 커패시턴스가 제1 커패시터(CP1) 및 제2 커패시터(CP2)의 커패시턴스의 합이되고, 제K 커패시터 인에이블신호(CAPEN<K>)가 하이레벨인 경우 커패시턴스가 제2 커패시터(CP2)의 커패시턴스와 동일한 값이 된다. 이와 같이 동작하는 제K 저장 커패시터(Kth RESERVIOR CAP)는 제K 커패시터 인에이블신호(CAPEN<K>)에 따라 제1 커패시터(CP1)의 활성화 여부가 결정되므로, 제작 과정에서의 결함(defect) 또는 물리적인 손상이 제1 커패시터(CP1)에 발생했는지 여부를 테스트할 수 있다.
도 6을 참고하면 제2 실시예에 따른 제K 저장 커패시터(Kth RESERVIOR CAP)는 전원전압(VDD)과 접지전압(VSS) 사이에 연결된 제3 커패시터(CP3)와, 전원전압(VDD)과 노드(nd21) 사이에 연결되어 제K 커패시터 인에이블신호(CAPEN<K>)에 응답하여 턴온되는 스위치소자로 동작하는 제2 PMOS 트랜지스터(P21)와, 노드(nd21)와 접지전압(VSS) 사이에 연결된 제4 커패시터(CP4)로 구성된다. 이와 같이 구성된 제K 저장 커패시터(Kth RESERVIOR CAP)는 제K 커패시터 인에이블신호(CAPEN<K>)가 로우레벨인 경우 커패시턴스가 제3 커패시터(CP3) 및 제4 커패시터(CP4)의 커패시턴스의 합이되고, 제K 커패시터 인에이블신호(CAPEN<K>)가 하이레벨인 경우 커패시턴스가 제3 커패시터(CP3)의 커패시턴스와 동일한 값이 된다. 이와 같이 동작하는 제K 저장 커패시터(Kth RESERVIOR CAP)는 제K 커패시터 인에이블신호(CAPEN<K>)에 따라 제4 커패시터(CP4)의 활성화 여부가 결정되므로, 제작 과정에서의 결함(defect) 또는 물리적인 손상이 제4 커패시터(CP4)에 발생했는지 여부를 테스트할 수 있다.
도 7을 참고하면 제3 실시예에 따른 제K 저장 커패시터(Kth RESERVIOR CAP)는 전원전압(VDD)과 노드(nd22) 사이에 연결되어 제K 커패시터 인에이블신호(CAPEN<K>)에 응답하여 턴온되는 스위치소자로 동작하는 제3 PMOS 트랜지스터(P22)와, 노드(nd22)와 접지전압(VSS) 사이에 연결된 제5 커패시터(CP5)와, 전원전압(VDD)과 노드(nd23) 사이에 연결되어 제K 커패시터 인에이블신호(CAPEN<K>)에 응답하여 턴온되는 스위치소자로 동작하는 제4 PMOS 트랜지스터(P23)와, 노드(nd23)와 접지전압(VSS) 사이에 연결된 제6 커패시터(CP6)로 구성된다. 이와 같이 구성된 제K 저장 커패시터(Kth RESERVIOR CAP)는 제K 커패시터 인에이블신호(CAPEN<K>)가 로우레벨인 경우 커패시턴스가 제5 커패시터(CP5) 및 제6 커패시터(CP6)의 커패시턴스의 합이되고, 제K 커패시터 인에이블신호(CAPEN<K>)가 하이레벨인 경우 커패시턴스는 0이 된다. 이와 같이 동작하는 제K 저장 커패시터(Kth RESERVIOR CAP)는 제K 커패시터 인에이블신호(CAPEN<K>)에 따라 제5 커패시터(CP5) 및 제6 커패시터(CP6)의 활성화 여부가 결정되므로, 제작 과정에서의 결함(defect) 또는 물리적인 손상이 제5 커패시터(CP5) 및 제6 커패시터(CP6)에 발생했는지 여부를 테스트할 수 있다.
도 8을 참고하면 제1 내지 제6 커패시터(CP1-CP6)로 이용되는 커패시터(30) 및 제1 내지 제4 PMOS 트랜지스터들(P20-P23)로 이용되는 MOS 트랜지스터(31)의 단 면도를 확인할 수 있다. MOS 트랜지스터(31)는 페리영역 상에 형성되고, 커패시터(30)는 MOS 트랜지스터(31) 상에 형성된다.
이하, 본 실시예의 저장 커패시터 어레이 회로의 동작을 살펴본다.
우선, 도 3 내지 도 4를 참고하면 제1 내지 제M 테스트모드신호(TM<1:M>)를 순차적으로 하이레벨로 입력하면 인에이블신호생성부(1)에 포함된 제1 내지 제M 인에이블신호생성기(1st-Mth ENABLE SIGNAL GENERATOR)는 순차적으로 하이레벨로 인에이블되는 제1 내지 제M 커패시터 인에이블신호(CAPEN<1:M>)를 생성한다. 예를 들어, 제K 테스트모드신호(TM<K>)를 하이레벨로 입력하면 제K 인에이블신호생성기(Kth ENABLE SIGNAL GENERATOR)에서 생성되는 제K 커패시터 인에이블신호(CAPEN<K>)는 하이레벨이 된다.
다음으로, 스텐바이 상태에서 전류 소모량을 측정한다. 이때, 제1 내지 제M 커패시터 인에이블신호(CAPEN<1:M>) 중 하이레벨로 인에이블된 신호에 의해 제1 내지 제M 저장 커패시터(1st-Mth RESERVIOR CAP)들의 커패시턴스가 결정된다. 예를들어, 제K 커패시터 인에이블신호(CAPEN<K>)가 하이레벨로 인에이블된 상태에서는 제K 저장 커패시터(Kth RESERVIOR CAP)에 포함된 커패시터들이 일부 또는 전부 비활성화된다. 즉, 도 5에 도시된 제K 저장 커패시터(Kth RESERVIOR CAP)의 경우 제1 커패시터(CP1)가 비활성화되고, 도6에 도시된 제K 저장 커패시터(Kth RESERVIOR CAP)의 경우 제4 커패시터(CP4)가 비활성화되며, 도 7에 도시된 제K 저장 커패시터(Kth RESERVIOR CAP)의 경우 제5 커패시터(CP5) 및 제6 커패시터(CP6)가 비활성화된다. 이와 같은 상태에서 측정된 전류 소모량이 크게 감소하는 경우 비활성화된 커패시터에서 누설전류가 발생됨을 의미한다. 따라서, 도 5에 도시된 제K 저장 커패시터(Kth RESERVIOR CAP)의 경우 제1 커패시터(CP1)에서 누설전류가 발생됨이 감지되고, 도6에 도시된 제K 저장 커패시터(Kth RESERVIOR CAP)의 경우 제4 커패시터(CP4)에서 누설전류가 발생됨이 감지되며, 도 7에 도시된 제K 저장 커패시터(Kth RESERVIOR CAP)의 경우 제5 커패시터(CP5) 및 제6 커패시터(CP6)에서 누설전류가 발생됨이 감지된다. 이는 제1 커패시터(CP1), 제4 커패시터(CP4), 제5 커패시터(CP5) 및 제6 커패시터(CP6)에 결함 또는 물리적 손상이 발생했음을 의미한다. 본 실시예의 경우 스텐바이 상태에서의 전류 소모량을 측정하였지만 실시예에 따라서는 액티브 상태, 프리차지 상태, 파워다운모드 상태 등 다양한 상태에서 전류 소모량을 측정할 수 있다.
다음으로, 결함 또는 물리적 손상이 발생된 커패시터를 비활성화 시키는 동작을 살펴본다. 앞서, 설명한 바와 같이 제1 커패시터(CP1), 제4 커패시터(CP4), 제5 커패시터(CP5) 및 제6 커패시터(CP6)에 결함 또는 물리적 손상이 발생된 경우 제K 인에이블신호생성기(Kth ENABLE SIGNAL GENERATOR)에 포함된 퓨즈를 커팅한다. 퓨즈가 커팅된 제K 인에이블신호생성기(Kth ENABLE SIGNAL GENERATOR)는 하이레벨의 제K 커패시터 인에이블신호(CAPEN<K>)를 생성한다. 따라서, 결함 또는 물리적 손상이 발생된 제1 커패시터(CP1), 제4 커패시터(CP4), 제5 커패시터(CP5) 및 제6 커패시터(CP6)가 비활성화된다.
이상을 정리하면 본 실시예에 따른 저장 커패시터 어레이 회로는 테스트모드 신호를 인가하여 결함 또는 물리적 손상이 발생된 커패시터를 감지하고, 퓨즈 커팅 에 의해 결함 또는 물리적 손상이 발생된 커패시터를 비활성화시키고 있다. 따라서, 결함 또는 물리적 손상이 발생된 커패시터에서 발생되는 누설전류를 차단할 수 있고, 스텐바이 상태에서의 전류소모를 감소시킬 수 있다.
도 1은 종래 기술에 따른 저장 커패시터 어레이를 포함하는 반도체 메모리 장치의 구성을 도시한 도면이다.
도 2는 종래기술에 따른 저장 커패시터 어레이에 포함된 저장 커패시터의 등가회로이다.
도 3은 본 발명의 일실시예에 따른 저장 커패시터 어레이 회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 저장 커패시터 어레이 회로에 포함된 제1 인에이블신호 생성기의 회로도이다.
도 5 내지 도 7은 도 3에 도시된 저장 커패시터 어레이 회로에 포함된 제K 저장 커패시터의 실시예들을 도시한 도면이다.
도 8은 도 5 내지 도 7에 도시된 제K 저장 커패시터에 포함된 커패시터 및 스위치소자의 공정 단면도이다.

Claims (17)

  1. 내부전압을 안정적으로 유지하기 위한 저장 커패시터 어레이 회로에 있어서,
    상기 저장 커패시터 어레이는 다수의 저장 커패시터들을 포함하고,
    상기 저장 커패시터 각각은
    전원전압과 소정 노드 사이에 연결되어, 테스트모드신호가 인에이블되면 인에이블되고, 상기 테스트모드신호가 디스에이블되면 퓨즈 커팅 여부에 따라 인에이블되는 테스트 인에이블신호에 응답하여 스위칭되는 스위치소자; 및
    상기 노드와 접지전압 사이에 연결된 커패시터를 포함하는 저장 커패시터 어레이 회로.
  2. 제 1 항에 있어서, 상기 스위치소자는 상기 테스트모드 신호가 인에이블되거나 상기 퓨즈가 커팅되는 경우 턴오프되는 저장 커패시터 어레이 회로.
  3. 제 1 항에 있어서, 상기 스위치소자는 페리영역 상에 형성되는 MOS 트랜지스터로 구현되는 저장 커패시터 어레이 회로.
  4. 제 3 항에 있어서, 상기 커패시터는 상기 MOS 트랜지스터 상에 형성되는 저장 커패시터 어레이 회로.
  5. 퓨즈를 포함하고, 테스트모드신호가 인에이블되면 인에이블되고, 상기 테스트모드신호가 디스에이블되면 퓨즈 커팅 여부에 따라 인에이블되는 테스트 인에이블신호들을 생성하는 인에이블신호 생성기를 적어도 하나 포함하는 인에이블신호 생성부; 및
    다수의 저장 커패시터들을 포함하되, 상기 다수의 저장 커패시터들 각각은 상기 테스트 인에이블신호에 응답하여 커패시턴스가 결정되는 저장 커패시터 어레이를 포함하는 저장 커패시터 어레이 회로.
  6. 제 5 항에 있어서, 상기 다수의 인에이블신호 생성기 각각은
    파워업신호에 의해 제1 노드를 구동하되, 상기 제1 노드의 구동은 상기 퓨즈이 커팅여부에 따라 조절되는 구동부;
    상기 제1 노드의 신호를 래치하는 래치부; 및
    상기 래치부의 출력신호 및 상기 테스트모드신호를 입력받아 논리연산을 수행하여 상기 테스트 인에이블신호를 생성하는 논리부를 포함하는 저장 커패시터 어레이 회로.
  7. 제 6 항에 있어서, 상기 구동부는
    전원전압과 제2 노드 사이에 연결된 상기 퓨즈;
    상기 제2 노드와 상기 제1 노드 사이에 연결되어, 상기 파워업신호에 응답하여 상기 제1 노드를 풀업구동하는 풀업소자; 및
    상기 제1 노드와 접지전압 사이에 연결되어, 상기 파워업신호에 응답하여 상기 제1 노드를 풀다운구동하는 풀다운소자를 포함하는 저장 커패시터 어레이 회로.
  8. 제 6 항에 있어서, 상기 논리부는 상기 테스트모드 신호가 인에이블되거나 상기 퓨즈가 커팅되는 경우 상기 테스트 인에이블신호를 인에이블시키는 저장 커패시터 어레이 회로.
  9. 제 5 항에 있어서, 상기 다수의 저장 커패시터들 각각은
    전원전압과 소정 노드 사이에 연결되어, 상기 테스트 인에이블신호에 응답하여 스위칭되는 스위치소자; 및
    상기 노드와 접지전압 사이에 연결된 제1 커패시터를 포함하는 저장 커패시터 어레이 회로.
  10. 제 9 항에 있어서, 상기 스위치소자는 상기 테스트모드 신호가 인에이블되거나 상기 퓨즈가 커팅되는 경우 턴오프되는 저장 커패시터 어레이 회로.
  11. 제 9 항에 있어서, 상기 스위치소자는 페리영역 상에 형성되는 MOS 트랜지스터로 구현되는 저장 커패시터 어레이 회로.
  12. 제 11 항에 있어서, 상기 커패시터는 상기 MOS 트랜지스터 상에 형성되는 저장 커패시터 어레이 회로.
  13. 제 9 항에 있어서,
    상기 전원전압과 상기 접지전압 사이에 연결된 제2 커패시터를 더 포함하는 저장 커패시터 어레이 회로.
  14. 제 5 항에 있어서, 상기 다수의 저장 커패시터들 각각은
    전원전압과 제1 노드 사이에 연결되어, 상기 테스트 인에이블신호에 응답하 여 스위칭되는 제1 스위치소자;
    상기 제1 노드와 접지전압 사이에 연결된 제1 커패시터;
    상기 전원전압과 제2 노드 사이에 연결되어, 상기 테스트 인에이블신호에 응답하여 스위칭되는 제2 스위치소자;
    상기 제2 노드와 접지전압 사이에 연결된 제2 커패시터를 포함하는 저장 커패시터 어레이 회로.
  15. 제 14 항에 있어서, 상기 제1 및 제2 스위치소자는 상기 테스트모드 신호가 인에이블되거나 상기 퓨즈가 커팅되는 경우 턴오프되는 저장 커패시터 어레이 회로.
  16. 제 14 항에 있어서, 상기 제1 및 제2 스위치소자는 페리영역 상에 형성되는 MOS 트랜지스터로 구현되는 저장 커패시터 어레이 회로.
  17. 제 16 항에 있어서, 상기 제1 및 제2 커패시터는 상기 MOS 트랜지스터 상에 형성되는 저장 커패시터 어레이 회로.
KR1020080123556A 2008-12-05 2008-12-05 저장 커패시터 어레이 회로 KR101046993B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080123556A KR101046993B1 (ko) 2008-12-05 2008-12-05 저장 커패시터 어레이 회로
US12/459,037 US7956674B2 (en) 2008-12-05 2009-06-26 Reservoir capacitor array circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080123556A KR101046993B1 (ko) 2008-12-05 2008-12-05 저장 커패시터 어레이 회로

Publications (2)

Publication Number Publication Date
KR20100064905A KR20100064905A (ko) 2010-06-15
KR101046993B1 true KR101046993B1 (ko) 2011-07-06

Family

ID=42230391

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080123556A KR101046993B1 (ko) 2008-12-05 2008-12-05 저장 커패시터 어레이 회로

Country Status (2)

Country Link
US (1) US7956674B2 (ko)
KR (1) KR101046993B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9323385B2 (en) * 2011-04-05 2016-04-26 Parade Technologies, Ltd. Noise detection for a capacitance sensing panel
CN112670950B (zh) * 2020-12-16 2022-06-24 广西电网有限责任公司柳州供电局 一种pt智能阻断装置自我修复方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040095888A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 디커플링 커패시턴스 변경 회로
US20060082224A1 (en) * 2004-10-13 2006-04-20 Andrew Marshall Segmented programmable capacitor array for improved density and reduced leakege

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943581A (en) 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US6204723B1 (en) 1999-04-29 2001-03-20 International Business Machines Corporation Bias circuit for series connected decoupling capacitors
KR100652362B1 (ko) * 2000-09-20 2006-11-30 삼성전자주식회사 정상동작에서는 고정된 카스 레이턴시를 갖고테스트시에는 다양한 카스 레이턴시로 테스트 가능한반도체 메모리 장치
KR100464411B1 (ko) * 2002-04-19 2005-01-03 삼성전자주식회사 분할된 디커플링 커패시터를 이용한 전원선 잡음 제거회로 및 이를 구비하는 반도체 장치
KR100555578B1 (ko) 2004-11-30 2006-03-03 삼성전자주식회사 디커플링 커패시터를 포함하는 반도체 메모리 소자
KR100665848B1 (ko) 2005-03-21 2007-01-09 삼성전자주식회사 적층 타입 디커플링 커패시터를 갖는 반도체 장치
US7606103B2 (en) 2005-09-29 2009-10-20 Hynix Semiconductor Inc. Semiconductor memory device for controlling reservoir capacitor
US20090040857A1 (en) * 2007-08-08 2009-02-12 Mcneil Grant Integrated circuit including decoupling capacitors that can be disabled

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040095888A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 디커플링 커패시턴스 변경 회로
US20060082224A1 (en) * 2004-10-13 2006-04-20 Andrew Marshall Segmented programmable capacitor array for improved density and reduced leakege

Also Published As

Publication number Publication date
KR20100064905A (ko) 2010-06-15
US7956674B2 (en) 2011-06-07
US20100141333A1 (en) 2010-06-10

Similar Documents

Publication Publication Date Title
US9589604B1 (en) Single ended bitline current sense amplifier for SRAM applications
US5694364A (en) Semiconductor integrated circuit device having a test mode for reliability evaluation
US7495982B2 (en) Internal voltage generator
KR100348837B1 (ko) 패키징 이후의 번-인 테스트에 사용되는 파워 메이크업회로를 구비한 반도체 집적 회로 장치 및 테스트 방법
US9721626B2 (en) Built-in test circuit of semiconductor apparatus
US5973981A (en) Stress test apparatus and method for semiconductor memory device
US7594148B2 (en) Apparatus and method for testing semiconductor memory device
KR101046993B1 (ko) 저장 커패시터 어레이 회로
TWI528531B (zh) 電晶體系記憶體單元及相關之操作方法
KR100706826B1 (ko) 비트라인 프리차지 전압 발생 장치
US20050111289A1 (en) Device for generating internal voltages in burn-in test mode
US7502268B2 (en) Voltage control apparatus and method of controlling voltage using the same
KR20110000223A (ko) 구동제어회로 및 내부전압 생성회로
CN106158048B (zh) 修复信息存储电路以及包括其的半导体装置
US7495472B2 (en) Circuits/methods for electrically isolating fuses in integrated circuits
KR100301044B1 (ko) 패키지하의내부신호제어가능반도체장치와테스트방법
KR102221417B1 (ko) 반도체 장치의 빌트 인 테스트 회로
KR100713934B1 (ko) 테스트시 초기값 오류를 줄이기 위한 반도체 메모리 장치의파워 업 발생 회로
KR101163033B1 (ko) 비트라인 프리차지 전원 발생 회로
US20110156808A1 (en) Internal voltage generation circuit
US7719907B2 (en) Test circuit for semiconductor memory device
KR100914300B1 (ko) 디램셀 초기화 회로 및 이를 이용한 반도체 메모리 장치
KR20060037472A (ko) 디큐 패드를 이용한 내부 전원 모니터링 회로
US8036054B2 (en) Semiconductor memory device with improved sensing margin
KR100642398B1 (ko) 센스엠프 제어장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 4

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 9