KR20040095888A - 디커플링 커패시턴스 변경 회로 - Google Patents

디커플링 커패시턴스 변경 회로 Download PDF

Info

Publication number
KR20040095888A
KR20040095888A KR1020030026906A KR20030026906A KR20040095888A KR 20040095888 A KR20040095888 A KR 20040095888A KR 1020030026906 A KR1020030026906 A KR 1020030026906A KR 20030026906 A KR20030026906 A KR 20030026906A KR 20040095888 A KR20040095888 A KR 20040095888A
Authority
KR
South Korea
Prior art keywords
capacitance
signal
power supply
supply voltage
test mode
Prior art date
Application number
KR1020030026906A
Other languages
English (en)
Inventor
배승철
추신호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030026906A priority Critical patent/KR20040095888A/ko
Publication of KR20040095888A publication Critical patent/KR20040095888A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 파워 잡음 내성(Power Noise Immunity)을 개선하기 위하여 디커플링 커패시턴스를 조절하는 데에 있어서, 종래와 같이 금속층 회로를 수정하는 대신, 테스트 신호의 변경만으로 디커플링 커패시턴스를 조절할 수 있는 디커플링 커패시턴스 변경 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 디커플링 커패시턴스 변경 회로는, 어드레스 신호, 테스트 모드 발생 신호 및 테스트 모드 해제 신호를 입력받아, 논리 연산 및 래칭 동작에 의하여 커패시턴스 변경 신호를 생성하는 디코더; 및 상기 커패시턴스 변경 신호에 따라 전원 전압-접지 전압 간의 디커플링 커패시턴스를 조정하는 커패시턴스 스위칭부를 포함한다.

Description

디커플링 커패시턴스 변경 회로{CIRCUIT FOR CHANGING DECOUPLING CAPACITANCE}
본 발명은 디커플링 커패시턴스 변경 회로에 관한 것으로, 특히, 디커플링 커패시터를 사용하는 모든 DRAM에 적용되어, 금속층의 물리적 회로 변경 없이, 테스트 모드 명령을 사용하여 신호를 변경함으로써 메모리 칩 내의 전원 전압의 안정성을 기하기 위하여 사용되는 디커플링 커패시턴스 변경 회로에 관한 것이다.
일반적으로, 파워 잡음 내성(Power Noise Immunity)을 개선하기 위해 사용되는 디커플링 커패시터는 MOS 트랜지스터를 사용하는데, 이 MOS 트랜지스터의 용량이 크면 클수록 메모리의 파워 잡음 내성을 개선시키지만 레이아웃 면적의 한계가 있으므로 가장 작은 용량의 커패시터로 가장 좋은 파워 잡음 특성을 갖도록 커패시턴스 용량을 조절할 필요가 있다.
도 1은 종래의 디커플링 커패시턴스 변경 회로를 나타낸 회로도로서, 이러한 종래의 디커플링 커패시턴스 변경 회로는, 제1 단자가 전원 전압에 연결되고, 메탈 옵션을 사용하여 스위칭 동작을 수행하는 메탈 스위치군(110); 및 게이트 단자는 메탈 스위치군(110)의 제2 단자에 연결되고, 드레인 단자 및 소스 단자는 접지된 MOS 커패시터군(120)을 포함한다.
그러나, 상술한 종래의 디커플링 커패시턴스 변경 회로는, 전원 전압-접지전압 간 MOS 커패시턴스를 조절하기 위하여 금속층 옵션을 사용하는데, 메모리 칩 상의 금속층을 수정하기 위해서는 장비, 비용 및 시간이 소모되는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 파워 잡음 내성(Power Noise Immunity)을 개선하기 위하여 디커플링 커패시턴스를 조절하는 데에 있어서, 종래와 같이 금속층 회로를 수정하는 대신, 테스트 신호의 변경만으로 디커플링 커패시턴스를 조절할 수 있는 디커플링 커패시턴스 변경 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 디커플링 커패시턴스 변경 회로를 나타낸 회로도,
도 2는 본 발명의 일 실시예에 의한 디커플링 커패시턴스 변경 회로를 나타낸 회로도,
도 3은 본 발명의 디커플링 커패시턴스 변경 회로의 동작을 나타낸 타이밍도,
도 4a 내지 도 4c는 본 발명의 디커플링 커패시턴스 변경 회로 내에 장착된 커패시턴스 스위칭부의 다른예를 나타낸 회로도,
도 5는 본 발명의 다른 실시예에 의한 디커플링 커패시턴스 변경 회로를 나타낸 회로도,
도 6은 본 발명의 디커플링 커패시턴스 변경 회로의 동작을 나타낸 타이밍도,
도 7은 본 발명의 디커플링 커패시턴스 변경 회로 내에 장착된 커패시턴스 스위칭부의 다른예를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 디코더 220 : 커패시턴스 스위칭부
상기 목적을 달성하기 위하여 본 발명의 디커플링 커패시턴스 변경 회로는, 어드레스 신호, 테스트 모드 발생 신호 및 테스트 모드 해제 신호를 입력받아, 논리 연산 및 래칭 동작에 의하여 커패시턴스 변경 신호를 생성하는 디코더; 및 상기 커패시턴스 변경 신호에 따라 전원 전압-접지 전압 간의 디커플링 커패시턴스를 조정하는 커패시턴스 스위칭부를 포함한다.
또한, 상기 목적을 달성하기 위하여 본 발명의 디커플링 커패시턴스 변경 회로는, 어드레스 신호, 테스트 모드 발생 신호 및 테스트 모드 해제 신호를 입력받아, 논리 연산 및 래칭 동작에 의하여 복수개의 전원 전압 변경 신호를 생성하는디코더; 및 상기 복수개의 전원 전압 변경 신호에 따라 전원 전압을 조정하는 커패시턴스 스위칭부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2는 본 발명의 일 실시예에 의한 디커플링 커패시턴스 변경 회로를 나타낸 회로도로서, 이러한 본 발명의 디커플링 커패시턴스 변경 회로는, 디코더(210) 및 커패시턴스 스위칭부(220)를 포함한다.
디코더(210)는, 어드레스 신호(address), 테스트 모드 발생 신호(tm_enter_pulse) 및 테스트 모드 해제 신호(tm_exit_pulse)를 입력받아, 논리 연산 및 래칭 동작에 의하여 커패시턴스 변경 신호(tm_decoup_cap<0:1>)를 생성하는 역할을 한다. 여기서, 상기 디코더(210)에 관하여 상세히 설명하면 다음과 같다.
상기 디코더(210) 내에 장착된 제1 NAND 게이트(211)는, 상기 어드레스 신호(address)의 반전 신호 및 테스트 모드 발생 신호(tm_enter_pulse)를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
또한, 상기 디코더(210) 내에 장착된 제2 NAND 게이트(212)는, 상기 어드레스 신호(address) 및 테스트 모드 발생 신호(tm_enter_pulse)를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
한편, 상기 디코더(210) 내에 장착된 제1 래치부(213)는, 상기 제1 NAND 게이트(211)의 출력 신호를 상기 테스트 모드 해제 신호(tm_exit_pulse)의 활성화 시까지 래치하고, 래치된 신호를 상기 커패시턴스 변경 신호(tm_decoup_cap<0:1>)로서 출력하는 역할을 한다.
또한, 상기 디코더(210) 내에 장착된 제2 래치부(214)는, 상기 제2 NAND 게이트(212)의 출력 신호를 상기 테스트 모드 해제 신호(tm_exit_pulse)의 활성화 시까지 래치하고, 래치된 신호를 상기 커패시턴스 변경 신호(tm_decoup_cap<0:1>)로서 출력하는 역할을 한다.
한편, 커패시턴스 스위칭부(220)는, 상기 커패시턴스 변경 신호(tm_decoup_cap<0:1>)를 입력받고, 상기 커패시턴스 변경 신호(tm_decoup_cap<0:1>)에 따라 전원 전압-접지 전압 간의 디커플링 커패시턴스를 조정하는 역할을 한다. 여기서, 상기 커패시턴스 스위칭부(220)에 관하여 상세히 설명하면 다음과 같다.
상기 커패시턴스 스위칭부(220) 내에 장착된 제1 PMOS 트랜지스터(221a)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 커패시턴스 변경 신호(tm_decoup_cap<0:1>) 중 제1 커패시턴스 변경 신호(tm_decoup_cap<0>)의 반전 신호를 입력받는다. 여기서, 상기 제1 PMOS 트랜지스터(221a)는, 도 4b에 도시된 바와 같이 생략될 수도 있고, 도 4c에 도시된 바와 같이 패스게이트(411a)로 대체될 수도 있다.
또한, 상기 커패시턴스 스위칭부(220) 내에 장착된 제1 MOS 커패시터(222a)는, 게이트 단자는 상기 제1 PMOS 트랜지스터(221a)의 드레인 단자에 연결되고, 드레인 단자 및 소스 단자는 서로 묶여, 커패시턴스 값을 제공하는 역할을 한다.
한편, 상기 커패시턴스 스위칭부(220) 내에 장착된 제1 NMOS 트랜지스터(223a)는, 드레인 단자는 상기 제1 MOS 커패시터(222a)의 드레인 단자 및 소스 단자에 연결되고, 게이트 단자는 상기 커패시턴스 변경 신호(tm_decoup_cap<0:1>) 중 제1 커패시턴스 변경 신호(tm_decoup_cap<0>)를 입력받으며, 소스 단자는 접지된다. 여기서, 상기 제1 NMOS 트랜지스터(223a)는, 도 4a에 도시된 바와 같이 생략될 수도 있고, 도 4c에 도시된 바와 같이 패스게이트(413a)로 대체될 수도 있다.
또한, 상기 커패시턴스 스위칭부(220) 내에 장착된 제2 PMOS 트랜지스터(221b)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 커패시턴스 변경 신호(tm_decoup_cap<0:1>) 중 제2 커패시턴스 변경 신호(tm_decoup_cap<1>)의 반전 신호를 입력받는다. 여기서, 상기 제2 PMOS 트랜지스터(221b)는, 도 4b에 도시된 바와 같이 생략될 수도 있고, 도 4c에 도시된 바와 같이 패스게이트(411b)로 대체될 수도 있다.
또한, 상기 커패시턴스 스위칭부(220) 내에 장착된 제2 MOS 커패시터(222b)는, 게이트 단자는 상기 제2 PMOS 트랜지스터(221b)의 드레인 단자에 연결되고, 드레인 단자 및 소스 단자는 서로 묶여, 커패시턴스 값을 제공하는 역할을 한다.
한편, 상기 커패시턴스 스위칭부(220) 내에 장착된 제2 NMOS 트랜지스터(223b)는, 드레인 단자는 상기 제2 MOS 커패시터(222b)의 드레인 단자및 소스 단자에 연결되고, 게이트 단자는 상기 커패시턴스 변경 신호(tm_decoup_cap<0:1>) 중 제2 커패시턴스 변경 신호(tm_decoup_cap<1>)를 입력받으며, 소스 단자는 접지된다. 여기서, 상기 제2 NMOS 트랜지스터(223b)는, 도 4a에 도시된 바와 같이 생략될 수도 있고, 도 4c에 도시된 바와 같이 패스게이트(413b)로 대체될 수도 있다.
도 3은 상술한 본 발명의 디커플링 커패시턴스 변경 회로의 동작을 나타낸 타이밍도로서, 이를 참조하여 상술한 본 발명의 디커플링 커패시턴스 변경 회로의 동작에 관하여 설명하면 다음과 같다.
먼저, 디코더(210)에서 어드레스 신호(address), 테스트 모드 발생 신호(tm_enter_pulse) 및 테스트 모드 해제 신호(tm_exit_pulse)를 입력받아, 논리 연산 및 래칭 동작에 의하여 커패시턴스 변경 신호(tm_decoup_cap<0:1>)를 생성하고, 그 후, 커패시턴스 스위칭부(220)는, 이러한 커패시턴스 변경 신호(tm_decoup_cap<0:1>)에 따라 전원 전압-접지 전압 간의 디커플링 커패시턴스를 조정하게 된다. 즉, 어드레스 신호(address)가 제1 논리 단계(Low)일 때, 테스트 모드 발생 신호(tm_enter_pulse)가 활성화되면, 제1 커패시턴스 변경 신호(tm_decoup_cap<0>)가 제2 논리 단계(High)로 래치되고, 어드레스 신호(address)가 제2 논리 단계(High)일 때, 테스트 모드 발생 신호(tm_enter_pulse)가 활성화되면, 제2 커패시턴스 변경 신호(tm_decoup_cap<1>)가 제2 논리 단계(High)로 래치되는데, 커패시턴스 변경 신호(tm_decoup_cap<0:1>)는 테스트 모드 해제 신호(tm_exit_pulse)가 활성화될 때까지 계속 제2 논리 단계(High)로 래치되어 있다. 한편, 커패시턴스 스위칭부(220)에서는, 제1 커패시턴스 변경 신호(tm_decoup_cap<0>)가 제2 논리 단계(High)로 활성화되면, 제1 PMOS 트랜지스터(221a) 및 제1 NMOS 트랜지스터(223a)가 턴온되어, 제1 MOS 커패시터(222a)가 전원 전압-접지 전압 간의 디커플링 커패시터로서 동작하게 되고, 마찬가지로, 제2 커패시턴스 변경 신호(tm_decoup_cap<1>)가 제2 논리 단계(High)로 활성화되면, 제2 PMOS 트랜지스터(221b) 및 제2 NMOS 트랜지스터(223b)가 턴온되어, 제2 MOS 커패시터(222b)가 전원 전압-접지 전압 간의 디커플링 커패시터로서 동작하게 된다. 따라서, 제1 MOS 커패시터(222a)와 제2 MOS 커패시터(222b)의 커패시턴스를 다르게 설정한다면, 커패시턴스 변경 신호(tm_decoup_cap<0:1>)의 조합에 따라 네가지 커패시턴스로 조절할 수 있다.
도 5는 본 발명의 다른 실시예에 의한 디커플링 커패시턴스 변경 회로를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
디코더(510)는, 어드레스 신호(address), 테스트 모드 발생 신호(tm_enter_pulse) 및 테스트 모드 해제 신호(tm_exit_pulse)를 입력받아, 논리 연산 및 래칭 동작에 의하여 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq)를 생성하는 역할을 한다. 여기서, 상기 디코더(510)에 관하여 상세히 설명하면 다음과 같다.
상기 디코더(510) 내에 장착된 제1 NAND 게이트(511)는, 상기 어드레스신호(address)의 반전 신호 및 테스트 모드 발생 신호(tm_enter_pulse)를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
또한, 상기 디코더(510) 내에 장착된 제2 NAND 게이트(512)는, 상기 어드레스 신호(address) 및 테스트 모드 발생 신호(tm_enter_pulse)를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
한편, 상기 디코더(510) 내에 장착된 제1 래치부(513)는, 상기 제1 NAND 게이트(511)의 출력 신호를 상기 테스트 모드 해제 신호(tm_exit_pulse)의 활성화 시까지 래치하고, 래치된 신호를 상기 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq) 중 제1 전원 전압 변경 신호(tm_decoup_vdd)로서 출력하는 역할을 한다.
또한, 상기 디코더(510) 내에 장착된 제2 래치부(514)는, 상기 제2 NAND 게이트(512)의 출력 신호를 상기 테스트 모드 해제 신호(tm_exit_pulse)의 활성화 시까지 래치하고, 래치된 신호를 상기 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq) 중 제2 전원 전압 변경 신호(tm_decoup_vddq)로서 출력하는 역할을 한다.
한편, 커패시턴스 스위칭부(520)는, 상기 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq)를 입력받고, 상기 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq)에 따라 내부 커패시터에 인가되는 전원 전압을 조정하는 역할을 한다. 여기서, 상기 커패시턴스 스위칭부(520)에 관하여 상세히 설명하면 다음과 같다.
상기 커패시턴스 스위칭부(520) 내에 장착된 제1 PMOS 트랜지스터(521a)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq) 중 제1 전원 전압 변경 신호(tm_decoup_vdd)의 반전 신호를 입력받는다. 여기서, 상기 제1 PMOS 트랜지스터(521a)는, 도 7에 도시된 바와 같이 패스게이트(711a)로 대체될 수도 있다.
또한, 상기 커패시턴스 스위칭부(520) 내에 장착된 제1 MOS 커패시터(522a)는, 게이트 단자는 상기 제1 PMOS 트랜지스터(521a)의 드레인 단자에 연결되고, 드레인 단자 및 소스 단자는 서로 묶여, 커패시턴스 값을 제공하는 역할을 한다.
한편, 상기 커패시턴스 스위칭부(520) 내에 장착된 제1 NMOS 트랜지스터(523a)는, 드레인 단자는 상기 제1 MOS 커패시터(522a)의 드레인 단자 및 소스 단자에 연결되고, 게이트 단자는 상기 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq) 중 제1 전원 전압 변경 신호(tm_decoup_vdd)를 입력받으며, 소스 단자는 접지된다. 여기서, 상기 제1 NMOS 트랜지스터(523a)는, 도 7에 도시된 바와 같이 패스게이트(713a)로 대체될 수도 있다.
또한, 상기 커패시턴스 스위칭부(520) 내에 장착된 제2 PMOS 트랜지스터(521b)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq) 중 제2 전원 전압 변경 신호(tm_decoup_vddq)의 반전 신호를 입력받는다. 여기서, 상기 제2 PMOS 트랜지스터(521b)는, 도 7에 도시된 바와 같이 패스게이트(711b)로 대체될 수도 있다.
또한, 상기 커패시턴스 스위칭부(520) 내에 장착된 제2 MOS 커패시터(522b)는, 게이트 단자는 상기 제2 PMOS 트랜지스터(521b)의 드레인 단자에 연결되고, 드레인 단자 및 소스 단자는 서로 묶여, 커패시턴스 값을 제공하는 역할을 한다. 또한, 상기 제1 MOS 커패시터(522a) 및 상기 제2 MOS 커패시터(522b)는 서로 병렬로 연결되어 있다.
한편, 상기 커패시턴스 스위칭부(520) 내에 장착된 제2 NMOS 트랜지스터(523b)는, 드레인 단자는 상기 제2 MOS 커패시터(522b)의 드레인 단자 및 소스 단자에 연결되고, 게이트 단자는 상기 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq) 중 제2 전원 전압 변경 신호(tm_decoup_vddq)를 입력받으며, 소스 단자는 접지된다. 여기서, 상기 제2 NMOS 트랜지스터(523b)는, 도 7에 도시된 바와 같이 패스게이트(713b)로 대체될 수도 있다.
도 6은 상술한 본 발명의 디커플링 커패시턴스 변경 회로의 동작을 나타낸 타이밍도로서, 이를 참조하여 상술한 본 발명의 디커플링 커패시턴스 변경 회로의 동작에 관하여 설명하면 다음과 같다.
먼저, 디코더(510)에서 어드레스 신호(address), 테스트 모드 발생 신호(tm_enter_pulse) 및 테스트 모드 해제 신호(tm_exit_pulse)를 입력받아, 논리 연산 및 래칭 동작에 의하여 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq)를 생성하고, 그 후, 커패시턴스 스위칭부(520)는, 이러한 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq)에 따라 커패시터에 인가되는 전원 전압을 조정하게 된다. 즉, 어드레스 신호(address)가 제1 논리 단계(Low)일 때, 테스트 모드 발생 신호(tm_enter_pulse)가 활성화되면, 제1 전원 전압 변경 신호(tm_decoup_vdd)가 제2 논리 단계(High)로 래치되고, 어드레스 신호(address)가 제2 논리 단계(High)일 때, 테스트 모드 발생 신호(tm_enter_pulse)가 활성화되면, 제2 전원 전압 변경 신호(tm_decoup_vddq)가 제2 논리 단계(High)로 래치되는데, 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq)는 테스트 모드 해제 신호(tm_exit_pulse)가 활성화될 때까지 계속 제2 논리 단계(High)로 래치되어 있다. 한편, 커패시턴스 스위칭부(520)에서는, 제1 전원 전압 변경 신호(tm_decoup_vdd)가 제2 논리 단계(High)로 활성화되면, 제1 PMOS 트랜지스터(521a) 및 제1 NMOS 트랜지스터(523a)가 턴온되어, 제1 전원 전압(VDD)이 커패시터에 인가되고, 마찬가지로, 제2 전원 전압 변경 신호(tm_decoup_vddq)가 제2 논리 단계(High)로 활성화되면, 제2 PMOS 트랜지스터(521b) 및 제2 NMOS 트랜지스터(523b)가 턴온되어, 제2 전원 전압(VDDQ)이 커패시터에 인가된다. 따라서, 제1 전원 전압(VDD) 및 제2 전원 전압(VDDQ)을 다르게 설정한다면, 복수개의 전원 전압 변경 신호(tm_decoup_vdd, tm_decoup_vddq)의 조합에 따라 파워 잡음 내성 튜닝이 가능하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이아니다.
본 발명은, 파워 잡음 내성(Power Noise Immunity)을 개선하기 위하여 디커플링 커패시턴스를 조절하는 데에 있어서, 종래와 같이 금속층 회로를 수정하는 대신, 테스트 신호의 변경만으로 디커플링 커패시턴스를 조절할 수 있는 이점이 있다.

Claims (10)

  1. 어드레스 신호, 테스트 모드 발생 신호 및 테스트 모드 해제 신호를 입력받아, 논리 연산 및 래칭 동작에 의하여 커패시턴스 변경 신호를 생성하는 디코더; 및
    상기 커패시턴스 변경 신호에 따라 전원 전압-접지 전압 간의 디커플링 커패시턴스를 조정하는 커패시턴스 스위칭부
    를 포함하는 것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
  2. 제1항에 있어서,
    상기 디코더는, 상기 커패시턴스 변경 신호를 상기 어드레스 신호 및 상기 테스트 모드 발생 신호의 논리 연산에 의해 생성하고, 상기 커패시턴스 변경 신호를 상기 테스트 모드 해제 신호의 활성화 시까지 래치하는
    것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
  3. 제1항에 있어서, 상기 커패시턴스 스위칭부는,
    전원 전압에 연결된 복수개의 MOS 스위치; 및
    접지 전압에 연결된 복수개의 MOS 스위치
    를 포함하고,
    상기 커패시턴스 변경 신호에 따라 상기 복수개의 MOS 스위치가 턴온/오프되어 커패시턴스가 조정되는
    것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
  4. 제1항에 있어서, 상기 커패시턴스 스위칭부는,
    전원 전압에 연결된 복수개의 MOS 스위치
    를 포함하고,
    상기 커패시턴스 변경 신호에 따라 상기 복수개의 MOS 스위치가 턴온/오프되어 커패시턴스가 조정되는
    것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
  5. 제1항에 있어서, 상기 커패시턴스 스위칭부는,
    접지 전압에 연결된 복수개의 MOS 스위치
    를 포함하고,
    상기 커패시턴스 변경 신호에 따라 상기 복수개의 MOS 스위치가 턴온/오프되어 커패시턴스가 조정되는
    것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
  6. 제1항에 있어서, 상기 커패시턴스 스위칭부는,
    전원 전압을 도통/차단하는 복수개의 패스게이트; 및
    접지 전압을 도통/차단하는 복수개의 패스게이트
    를 포함하고,
    상기 커패시턴스 변경 신호에 따라 상기 복수개의 패스게이트가 도통/차단되어 커패시턴스가 조정되는
    것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
  7. 어드레스 신호, 테스트 모드 발생 신호 및 테스트 모드 해제 신호를 입력받아, 논리 연산 및 래칭 동작에 의하여 복수개의 전원 전압 변경 신호를 생성하는 디코더; 및
    상기 복수개의 전원 전압 변경 신호에 따라 전원 전압을 조정하는 커패시턴스 스위칭부
    를 포함하는 것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
  8. 제7항에 있어서,
    상기 디코더는, 상기 복수개의 전원 전압 변경 신호를 상기 어드레스 신호및 상기 테스트 모드 발생 신호의 논리 연산에 의해 생성하고, 상기 복수개의 전원 전압 변경 신호를 상기 테스트 모드 해제 신호의 활성화 시까지 래치하는
    것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
  9. 제7항에 있어서, 상기 커패시턴스 스위칭부는,
    복수개의 전원 전압에 연결된 복수개의 MOS 스위치
    를 포함하고,
    상기 복수개의 전원 전압 변경 신호에 따라 상기 복수개의 MOS 스위치가 턴온/오프되어 인가되는 전원 전압이 조정되는
    것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
  10. 제7항에 있어서, 상기 커패시턴스 스위칭부는,
    복수개의 전원 전압을 도통/차단하는 복수개의 패스게이트
    를 포함하고,
    상기 복수개의 전원 전압 변경 신호에 따라 상기 복수개의 패스게이트가 도통/차단되어 인가되는 전원 전압이 조정되는
    것을 특징으로 하는 디커플링 커패시턴스 변경 회로.
KR1020030026906A 2003-04-29 2003-04-29 디커플링 커패시턴스 변경 회로 KR20040095888A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030026906A KR20040095888A (ko) 2003-04-29 2003-04-29 디커플링 커패시턴스 변경 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030026906A KR20040095888A (ko) 2003-04-29 2003-04-29 디커플링 커패시턴스 변경 회로

Publications (1)

Publication Number Publication Date
KR20040095888A true KR20040095888A (ko) 2004-11-16

Family

ID=37374706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030026906A KR20040095888A (ko) 2003-04-29 2003-04-29 디커플링 커패시턴스 변경 회로

Country Status (1)

Country Link
KR (1) KR20040095888A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7956674B2 (en) 2008-12-05 2011-06-07 Hynix Semiconductor Inc. Reservoir capacitor array circuit
US9692424B2 (en) 2015-01-05 2017-06-27 Samsung Electronics Co., Ltd. Decoupling circuit and semiconductor device including the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7956674B2 (en) 2008-12-05 2011-06-07 Hynix Semiconductor Inc. Reservoir capacitor array circuit
KR101046993B1 (ko) * 2008-12-05 2011-07-06 주식회사 하이닉스반도체 저장 커패시터 어레이 회로
US9692424B2 (en) 2015-01-05 2017-06-27 Samsung Electronics Co., Ltd. Decoupling circuit and semiconductor device including the same

Similar Documents

Publication Publication Date Title
KR100646940B1 (ko) 낮은 첨두 전류치를 가지는 리프레시 제어기
US7164287B2 (en) Semiconductor device
US7577785B2 (en) Content addressable memory with mixed serial and parallel search
US20050146971A1 (en) Semiconductor circuit device having active and standby states
CN109416916B (zh) 电压产生电路
US20100177588A1 (en) Calibration circuit and calibration method
US6933760B2 (en) Reference voltage generator for hysteresis circuit
KR20010107560A (ko) 가변 지연 회로 및 가변 지연 회로를 구비한 반도체 집적회로
US20230370060A1 (en) Semiconductor integrated circuit device and semiconductor system including the same
US7961548B2 (en) Semiconductor memory device having column decoder
KR20090045499A (ko) 조절가능한 디커플링 캐패시터를 갖는 반도체장치
KR100342636B1 (ko) 반도체 기억 장치
US8665008B2 (en) Semiconductor device that can cancel noise in bias line to which bias current flows
KR20040095888A (ko) 디커플링 커패시턴스 변경 회로
US20230110352A1 (en) Clock gating circuit and method of operating the same
KR100295053B1 (ko) 부하적응형저잡음출력버퍼
KR100727441B1 (ko) 컬럼 디코더
KR20010051076A (ko) 버퍼회로
JPH1041807A (ja) Ｃｍｏｓ集積回路の動作特性の最適化
KR100482370B1 (ko) 게이트 산화막의 두께가 다른 반도체장치
KR100224678B1 (ko) 반도체 메모리장치의 지연회로
JPH06132747A (ja) 半導体装置
JP2019169604A (ja) 集積回路
KR20050097280A (ko) 반도체 기억 장치에서의 슬루율 조절 장치 및 그 방법
KR20010048992A (ko) 전류 조절 인버터 딜레이 회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination