KR100342636B1 - 반도체 기억 장치 - Google Patents

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KR100342636B1
KR100342636B1 KR1020000041204A KR20000041204A KR100342636B1 KR 100342636 B1 KR100342636 B1 KR 100342636B1 KR 1020000041204 A KR1020000041204 A KR 1020000041204A KR 20000041204 A KR20000041204 A KR 20000041204A KR 100342636 B1 KR100342636 B1 KR 100342636B1
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후꾸하라하유루
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

적정한 열 어드레스 선택 신호의 액티브 폭으로 동작할 수 있는 반도체 기억 장치를 제공한다.
테스트 모드시에, 수종류의 테스트 모드 신호가 생성되고, 가변 지연 회로(10)에서 세트 신호 e가 수종류의 지연량으로 지연되고, 이에 따라 열 어드레스 디코드 회로(5)에서 수종류의 폭을 갖는 열 어드레스 선택 신호인 YSW 신호 i가 생성되도록 구성되어 있고, 메모리 셀 어레이(6)에서는, 테스트 모드시에, 테스트 모드에 따라 수종류의 YSW 신호 i로 데이터의 수수 동작이 행해지고, 적절한 YSW 신호 i를 평가할 수 있다. 이 테스트 모드시의 동작 결과에 기초하여, 퓨즈 회로(16)에서 퓨즈의 전환을 행함으로써, 통상 동작시에 최적의 YSW 신호 i에 의해 동작을 행한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 데이터의 수수(授受)를 행하는 반도체 기억 장치에 관한 것으로, 특히 열 어드레스 선택 신호를 생성하고, 생성된 열 어드레스 선택 신호의 펄스의 상승 기간 내에 데이터의 수수를 행하는 반도체 기억 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 기억 장치에서는, 내부에서 클럭의 주파수에 기초하여 열 어드레스 선택 신호(이하, YSW 신호라 칭함)가 생성되고, 생성된 YSW 신호의 펄스의 상승 기간 내에, YSW 신호에 의해 선택된 디지트선을 통해 CPU 등의 상위 장치와의 사이에서 데이터의 수수가 행해지고 있다.
YSW 신호의 펄스의 상승 기간은 YSW 신호의 펄스 폭에 의해 결정되는 것으로, 이하의 기재에서는 펄스의 상승 기간을 액티브 폭이라 칭한다.
최근, CPU의 고속화에 따라, 반도체 기억 장치에서는 높은 동작 주파수가 요구되고 있다. 이 때문에, 상술한 바와 같이 클럭의 주파수에 의존하여 동작하는 반도체 기억 장치에서는, YSW 신호의 액티브 폭의 동작 마진이 적게 되는 경우가 있다.
그래서, 최근의 반도체 기억 장치의 동작 방식으로서는, YSW 신호의 액티브 폭을 클럭 주파수에 의존시키지 않고 일정 상태에서 동작하는 동작 방식이 채용되고 있다.
그러나, YSW 신호의 액티브 폭이 일정한 상태에서 동작하는 반도체 기억 장치에서는, 내부에 설치된 모든 칩을 고주파용 YSW 신호의 액티브 폭에서 동작시킬 경우가 있고, 이 경우 칩의 선별시나 평가시에 고주파용 YSW 신호로 동작되지 않는칩이 동작 불량으로 될 우려가 있다.
본 발명은 상술한 바와 같은 종래 기술이 갖는 문제점을 감안하여 이루어진 것으로, 내부에 설치된 모든 칩이 동작 불량을 일으키지 않고서 적정한 YSW 신호의 액티브 폭에서 동작할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은,
열 어드레스 선택 신호를 생성하고, 상기 열 어드레스 선택 신호의 펄스의 상승 기간 내에 데이터의 수수를 행하는 반도체 기억 장치에 있어서,
세트 신호를 생성하여 출력하는 제어 신호 발생 회로;
상기 제어 신호 발생 회로로부터 출력된 세트 신호를 소정 기간만큼 지연시켜 리세트 신호를 생성하여 출력하는 지연 회로;
상기 세트 신호 및 상기 리세트 신호에 기초하여, 상기 열 어드레스 선택 신호의 펄스 폭을 제어하기 위한 열 어드레스 선택 제어 신호를 생성하여 출력하는 세트 리세트 래치 회로;
상기 세트 리세트 래치 회로로부터 출력된 열 어드레스 선택 제어 신호에 기초하여, 상기 열 어드레스 선택 신호를 생성하여 출력하는 열 어드레스 디코드 회로; 및
상기 열 어드레스 디코드 회로로부터 출력된 열 어드레스 선택 신호의 펄스의 상승 기간 내에 데이터의 수수를 행하는 메모리 셀 어레이를 포함하고,
상기 지연 회로는 상기 세트 신호와 상기 리세트 신호의 지연량의 변경이 가능한 것을 특징으로 한다.
또한, 통상 동작시에, 퓨즈의 전환에 의해 테스트 모드 신호를 생성하여 출력하는 퓨즈 회로;
상기 퓨즈 회로로부터 출력된 테스트 모드 신호를 디코드하고, 상기 지연 회로에서의 지연량을 선택하기 위한 지연값 선택 신호를 생성하여 출력하는 디코더; 및
상기 디코더로부터 출력된 지연값 선택 신호를 상기 지연 회로에 대하여 출력하는 선택기를 포함하며,
상기 지연 회로는, 상기 선택기로부터 출력된 지연값 선택 신호에 기초하여, 상기 세트 신호와 상기 리세트 신호의 지연량을 변경하는 것을 특징으로 한다.
또한, 테스트 모드시에, 수종류의 테스트 모드 신호를 생성하여 출력하는 테스트 모드 제어 회로를 포함하고,
상기 디코더는, 테스트 모드시에, 상기 테스트 모드 제어 회로로부터 출력된 수종류의 테스트 모드 신호를 디코드하고, 수종류의 지연값 선택 신호를 생성하여 출력하며,
상기 선택기는, 테스트 모드시에, 상기 디코더로부터 출력된 수종류의 지연값 선택 신호를 상기 지연 회로에 대하여 출력하고,
상기 지연 회로는, 테스트 모드시에, 상기 선택기로부터 출력된 지연값 선택 신호의 종류에 기초하여 리세트 신호를 생성하여 출력하며,
상기 세트 리세트 래치 회로는, 테스트 모드시에, 상기 제어 신호 발생 회로로부터 출력된 세트 신호 및 상기 지연 회로로부터 출력된 리세트 신호의 종류에 기초하여 열 어드레스 선택 제어 신호를 생성하여 출력하고,
상기 열 어드레스 디코드 회로는, 테스트 모드시에, 상기 세트 리세트 래치 회로로부터 출력된 수종류의 열 어드레스 선택 제어 신호에 기초하여 수종류의 열 어드레스 선택 신호를 생성하여 출력하며,
상기 메모리 셀 어레이는, 테스트 모드시에, 상기 열 어드레스 디코드 회로로부터 출력된 열 어드레스 선택 신호의 펄스의 상승 기간 내에 데이터의 수수를 행하는 것을 특징으로 한다.
또한, 상기 퓨즈 회로는 통상 동작에서, 상기 메모리 셀 어레이가 테스트 모드시에 데이터를 수수한 결과에 기초하여, 상기 테스트 모드 신호를 생성하는 것을 특징으로 한다.
또한, 상기 지연 회로는,
제1 신호원 및 제2 신호원;
입력 단자에 상기 세트 신호가 입력되는 제1 인버터;
소스가 상기 제1 인버터의 출력 단자에 접속되고, 게이트가 상기 제1 신호원 및 상기 제2 신호원 각각에 접속되는 제1 트랜지스터 및 제2 트랜지스터;
상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 드레인에 접속되는 제1 콘덴서 및 제2 콘덴서; 및
입력 단자가 상기 제1 인버터의 출력 단자에, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 소스를 통해 접속되고, 상기 리세트 신호를 출력하는 제2인버터를 포함하는 것을 특징으로 한다.
또한, 상기 지연 회로는,
제1 전류원 및 제2 전류원;
드레인에 상기 제1 전류원이 접속되는 제3 트랜지스터;
소스에 상기 제2 전류원이 접속되는 제4 트랜지스터;
게이트에 상기 세트 신호가 입력되는 제5 트랜지스터 및 제6 트랜지스터;
게이트에, 상기 제5 트랜지스터의 드레인과 상기 제6 트랜지스터의 소스가 접속되는 제7 트랜지스터 및 제8 트랜지스터;
게이트에 상기 제3 트랜지스터의 게이트가 접속되고, 드레인에 상기 제5 트랜지스터의 소스가 접속되는 제9 트랜지스터;
게이트에 상기 제4 트랜지스터의 게이트가 접속되고, 소스에 상기 제6 트랜지스터의 드레인이 접속되는 제10 트랜지스터;
게이트에 상기 제9 트랜지스터의 게이트가 접속되고, 드레인에 상기 제7 트랜지스터의 소스가 접속되는 제11 트랜지스터; 및
게이트에 상기 제10 트랜지스터의 게이트가 접속되고, 소스에 상기 제8 트랜지스터의 드레인이 접속되는 제12 트랜지스터를 포함하며,
상기 제5 트랜지스터의 드레인과 상기 제6 트랜지스터의 소스가 접속되고,
상기 제7 트랜지스터의 드레인과 상기 제8 트랜지스터의 소스가 접속되며, 상기 접속점으로부터 상기 리세트 신호를 출력하는 것을 특징으로 한다.
또한, 상기 지연 회로는,
제3 신호원, 한쪽의 입력 단자가 상기 제3 신호원에 접속되고 다른쪽의 입력 단자에 상기 세트 신호가 입력되는 제1 NAND 게이트, 한쪽의 입력 단자가 상기 제1 NAND 게이트의 출력 단자에 접속되고, 다른쪽의 입력 단자가 전원에 접속되는 제2 NAND 게이트, 및 입력 단자가 상기 제2 NAND 게이트에 접속되는 제1 인버터를 구비하는 제1 회로 유닛; 및
제4 신호원, 한쪽의 입력 단자가 상기 제4 신호원에 접속되고 다른쪽의 입력 단자에 상기 세트 신호가 입력되는 제3 NAND 게이트, 한쪽의 입력 단자가 상기 제3 NAND 게이트의 출력 단자에 접속되는 제4 NAND 게이트, 및 입력 단자가 상기 제4 NAND 게이트에 접속되는 제2 인버터를 구비하는 유닛이 n(n은 자연수)단 직렬로 설치된 제2 회로 유닛을 포함하며,
상기 제1 회로 유닛 내에 설치된 제1 인버터의 출력 단자는, 상기 제2 회로 유닛 내에 설치된 유닛 중 1단째의 유닛 내에 설치된 제4 NAND 게이트의 입력 단자에 접속되고,
상기 제2 회로 유닛 내에 설치된 유닛 중, 1단째부터 n-1단째의 유닛 각각의 내부에 설치된 제2 인버터의 출력 단자는 다음 단의 유닛의 내부에 설치된 제4 NAND 게이트의 입력 단자의 다른쪽에 접속되며,
상기 제2 회로 유닛 내에 설치된 유닛 중, n단째의 유닛의 내부에 설치된 제2 인버터는 상기 리세트 신호를 출력하는 것을 특징으로 한다.
상기와 같이 구성된 본 발명에서는, 테스트 모드시에, 지연 회로에서 세트 신호가 수종류의 지연량으로 지연되고, 이에 따라 열 어드레스 디코드 회로에서 수종류의 열 어드레스 선택 신호가 생성된다.
이 때문에, 테스트 모드시에, 메모리 셀 어레이에서의 데이터의 수수 동작이 수종류의 열 어드레스 선택 신호로 평가되고, 그 평가 결과에 기초하여 최적의 열 어드레스 선택 신호가 선택된다.
도 1은 본 발명의 반도체 기억 장치의 제1 실시 형태를 나타낸 도면.
도 2는 도 1에 나타낸 반도체 기억 장치에서의 각 신호의 파형의 구체예를 나타낸 도면.
도 3은 도 1에 나타낸 가변 지연 회로의 일 구성예를 나타낸 도면.
도 4는 도 1에 나타낸 가변 지연 회로의 다른 구성예를 나타낸 도면.
도 5는 도 1에 나타낸 가변 지연 회로의 다른 구성예를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 :코맨드 디코드 회로
2 : 제어 신호 발생 회로
3 : SR 래치 회로
4 : 열 어드레스 프리디코드 회로
5 : 열 어드레스 디코드 회로
6 : 메모리 셀 어레이
7 : 디코더
8 : 선택기
9 : 지연 회로
10 : 가변 지연 회로
11, 12 : SW
13 : CLK 핀
14 : 코맨드 핀
15 : 어드레스 핀
16 : 퓨즈 회로
17 : 테스트 모드 제어 회로
30A, 30B : 신호원
31, 32 : 인버터
33, 34 : 트랜지스터
35, 36 : 콘덴서
40A, 40B : 전류원
401∼411 : 트랜지스터
50A, 50B, 50C, 50D, 50E : 신호원
51∼56, 58, 60, 62, 64 : NAND 게이트
57, 59, 61, 63, 65 : 인버터
501, 506 : 회로 유닛
502∼505 : 유닛
이하에, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 반도체 기억 장치의 제1 실시 형태를 나타낸 도면이다.
도 1에 나타낸 바와 같이 본 실시 형태는, 통상 동작시에 인에이블 신호에 의해 퓨즈의 전환에 따른 테스트 모드 신호 j를 출력하는 퓨즈 회로(16)와, 테스트 모드시에 모드에 따라 수종류의 테스트 모드 신호 j를 출력하는 테스트 모드 제어 회로(17)와, 퓨즈 회로(16) 또는 테스트 모드 제어 회로(17)로부터 출력된 테스트 모드 신호 j를 디코드하여 지연값 선택 신호 k를 생성하여 출력하는 디코더(7)와, 디코더(7)로부터 출력된 지연값 선택 신호 k를 출력하는 선택기(8)와, CLK(클럭) 핀(13)으로부터 출력된 클럭 a의 펄스의 상승 타이밍에서 코맨드 핀(14)으로부터 코맨드 b가 입력되고, 입력된 코맨드 b를 디코드하여 내부 클럭 d를 생성하여 출력하는 코맨드 디코드 회로(1)와, 코맨드 디코드 회로(1)로부터 출력된 내부 클럭 d에 기초하여 제어 신호를 생성하고 생성된 제어 신호를 SET(세트) 신호 e로서 출력하는 제어 신호 발생 회로(2)와, 제어 신호 발생 회로(2)로부터 출력된 SET 신호 e를 소정의 지연량으로 지연시켜 출력하는 지연 회로(9)와, SW11이 닫힌 상태이고 또한 SW12가 열린 상태인 경우에 지연 회로(9)의 후단에 삽입되고, 지연 회로(9)에서 지연된 SET 신호 e를 선택기(8)로부터 출력된 지연값 선택 신호 k에 기초한 지연량으로 더욱 지연시켜 RST(리세트) 신호 f로서 출력하는 가변 지연 회로(10)와, 제어 신호 발생 회로(2)로부터 출력된 SET 신호 e 및 가변 지연 회로(10)로부터 출력된 RST 신호 f에 기초하여 YSEL 신호(열 어드레스 선택 제어 신호) g를 생성하여 출력하는 SR(세트 리세트) 래치 회로(3)와, CLK 핀(13)으로부터 출력된 클럭 a의 펄스의 상승 타이밍에서 어드레스 핀(15)으로부터 어드레스 c가 입력되고, 입력된 어드레스 c를 디코드하여 열 어드레스 프리디코드 신호 h를 생성하여 출력하는 열 어드레스 프리디코드 회로(4)와, 열 어드레스 프리디코드 회로(4)로부터 출력된 열 어드레스 프리디코드 신호 h 및 SR 래치 회로(3)로부터 출력된 YSEL 신호 g에 기초하여 YSW 신호(열 어드레스 선택 신호) i를 생성하여 출력하는 열 어드레스 디코드 회로(5)와, 열 어드레스 디코드 회로(5)로부터 출력된 YSW 신호 i의 펄스의 상승 기간 내에, YSW 신호 i에 의해 선택된 디지트선을 이용하여 데이터의 수수를 행하는 메모리 셀 어레이(6)로 구성되어 있다.
또한, SW11이 닫힌 상태, SW12가 열린 상태에 있는 경우, 가변 지연 회로(10)는 삽입되지 않고, 이 경우 지연 회로(9)에서 지연된 SET 신호 e가 RST 신호 f로서 SR 래치 회로(3)에 입력된다.
이하에, 상기와 같이 구성된 반도체 기억 장치에서의 데이터의 수수 동작에 대하여 설명한다.
우선, 테스트 모드시의 데이터의 수수 동작에 대하여 설명한다.
테스트 모드 제어 회로(17)에서는, 모드에 따른 수종류의 테스트 모드 신호j가 생성되어 디코더(7)에 대하여 출력된다.
이 때, 테스트 모드 제어 회로(17)에서는, 퓨즈 회로(16)는 작용시키지 않고 수종류의 테스트 모드 신호 j가 생성된다.
테스트 모드 제어 회로(17)로부터 출력된 수종류의 테스트 모드 신호 j가 디코더(7)에 입력되면, 디코더(7)에서는 입력된 수종류의 테스트 모드 신호 j 각각이 디코드되어 수종류의 지연값 선택 신호 k가 생성되고, 생성된 수종류의 지연값 선택 신호 k가 선택기(8)에 대하여 출력된다.
다음에, 선택기(8)에서, 디코더(7)로부터 출력된 수종류의 지연값 선택 신호 k 중에서 1개의 신호가 선택되고, 선택된 지연값 선택 신호 k가 가변 지연 회로(10)에 대하여 출력된다.
이 때, SW11은 닫힌 상태, SW12는 열린 상태에 있고, 가변 지연 회로(10)가 지연 회로(9)와 SR 래치 회로(3) 사이에 삽입되어 있다.
한편, 코맨드 디코드 회로(1)에서는, CLK 핀(13)으로부터 출력된 클럭 a의 펄스의 상승 타이밍에서 코맨드 핀(14)으로부터 코맨드 b가 입력되고, 입력된 코맨드 b가 디코드되어 내부 클럭 d가 생성되며, 생성된 내부 클럭 d가 제어 신호 발생 회로(2)에 대하여 출력된다.
다음에, 제어 신호 발생 회로(2)에서, 코맨드 디코드 회로(1)로부터 출력된 내부 클럭 d에 기초하여 제어 신호가 생성되고, 생성된 제어 신호가 SET 신호 e로서 SR 래치 회로(3) 및 지연 회로(9)에 대하여 출력된다.
다음에, 지연 회로(9)에서, 제어 신호 발생 회로(2)로부터 출력된 SET 신호e가 지연된다.
또한, 지연 회로(9)에서는, 제어 신호 발생 회로(2)로부터 출력된 SET 신호 e가 항상 일정한 지연량으로 지연된다.
또한, 가변 지연 회로(10)에서는, 지연 회로(9)에서 지연된 SET 신호 e가 선택기(8)에서 선택된 지연값 선택 신호 k에 기초한 지연량으로 더욱 지연되고, 그 후 지연된 신호가 RST 신호 f로서 SR 래치 회로(3)에 대하여 출력된다.
다음에, SR 래치 회로(3)에서, 제어 신호 발생 회로(2)로부터 출력된 SET 신호 e 및 가변 지연 회로(10)로부터 출력된 RST 신호 f에 기초하여 YSEL 신호 g가 생성되고, 생성된 YSEL 신호 g가 열 어드레스 디코드 회로(5)에 대하여 출력된다.
또한, 열 어드레스 프리드코드 회로(4)에서는, CLK 핀(13)으로부터 출력된 클럭 a의 펄스의 상승 타이밍에서, 어드레스 핀(15)으로부터 출력된 어드레스 c가 입력되고, 입력된 어드레스 c가 디코드되어 열 어드레스 프리디코드 신호 h가 생성되고, 생성된 열 어드레스 프리디코드 신호 h가 열 어드레스 디코드 회로(5)에 대하여 출력된다.
열 어드레스 디코드 회로(5)에서는, 열 어드레스 프리디코드 회로(4)로부터 출력된 열 어드레스 프리디코드 신호 h와 SR 래치 회로(3)로부터 출력된 YSEL 신호 g에 기초하여 YSW 신호 i가 생성되고, 생성된 YSW 신호 i가 메모리 셀 어레이(6)에 대하여 출력된다.
메모리 셀 어레이(6)에서는, 열 어드레스 디코드 회로(5)로부터 출력된 YSW 신호 i의 펄스의 상승 기간 내에, YSW 신호 i에 의해 선택된 디지트선을 이용하여상위 장치와의 사이에서 데이터의 수수가 행해진다.
또한, YSW 신호 i의 펄스의 상승 기간은 YSW 신호 i의 펄스 폭으로 결정되는 것으로, 이하의 기재에서는 펄스의 상승 기간을 액티브 폭이라 칭한다.
상술한 바와 같이 본 실시 형태에서는, 선택기(8)에서의 선택의 상이에 의해, 가변 지연 회로(10)에 대하여 출력되는 지연값 선택 신호 k의 종류가 변한다.
이 때문에, 가변 지연 회로(10)에서는, 테스트 모드의 상이에 따라 SET 신호 e가 수종류의 지연량을 갖게 되고, 수종류의 RST 신호 f가 생성될 수 있다. 그리고, SR 래치 회로(3)에서는, 수종류의 YSEL 신호 g가 생성될 수 있게 되고, 열 어드레스 디코드 회로(5)에서는 수종류의 YSW 신호 i가 생성될 수 있게 된다.
이에 따라, 메모리 셀 어레이(6)에서는, 테스트 모드시에, 상위 장치와의 사이에서 테스트 모드의 상이에 따라 수종류의 YSW 신호 i의 액티브 폭에서 데이터의 수수가 행해진다.
다음에 통상 동작시의 데이터의 수수 동작에 대하여 설명한다.
퓨즈 회로(16)에서는, 테스트 모드시의 메모리 셀 어레이(6)에서의 데이터의 수수 동작의 결과에 기초하여, YSW 신호 i의 액티브 폭이 최적으로 되도록 퓨즈의 전환을 행하고, 인에이블 신호에 의해 퓨즈의 전환에 따른 테스트 모드 신호 j가 생성되어 디코더(7)에 대하여 출력된다.
다음에, 디코더(7)에서, 퓨즈 회로(16)로부터 출력된 테스트 모드 신호 j가 디코드되어 지연값 선택 신호 k가 생성되고, 생성된 지연값 선택 신호 k가 선택기(8)에 대하여 출력된다.
여기서, 디코더(7)로부터 출력된 지연값 선택 신호 k가 선택기(8)에서 선택되어 가변 지연 회로(10)에 대하여 출력된다.
이 때, SW11은 닫힌 상태, SW12는 열린 상태에 있고, 가변 지연 회로(10)가 지연 회로(9)와 SR 래치 회로(3) 사이에 삽입되어 있다.
또한, 상숭한 이외의 수수 동작은 테스트 모드시의 데이터의 수수 동작과 동일하므로, 상세한 설명은 생략한다.
상술한 바와 같이 본 실시 형태에서는, 퓨즈 회로(16)에서, 테스트 모드시의 메모리 셀 어레이(6)에서의 동작 결과에 기초하여 퓨즈의 전환을 행하여, 적정한 YSW 폭을 생성시킬 경우의 테스트 모드 신호가 생성되며, 디코더(7)에 대하여 출력된다. 이 때문에, 메모리 셀 어레이(6)에서는, 적정한 YSW 신호 i의 액티브 폭에서 상위 장치와의 사이에서 데이터의 수수가 행해진다.
따라서, 테스트 모드를 이용한 평가시에 동작 불량으로 된 칩에 대하여 퓨즈 회로(16)에서 전환을 행함으로써, 테스트 모드시 이외에서의 YSW 신호 i의 액티브 폭을 최적으로 재설정할 수 있다.
또한, 본 실시 형태에서는, 지연 회로(9)와 SR 래치 회로(3) 사이에 가변 지연 회로(10)를 삽입하는 경우의 동작에 대하여 설명했지만, 테스트 모드시의 메모리 셀 어레이(6)에서의 동작 결과에 따라서, 가변 지연 회로(10)를 삽입시키지 않고서 지연 회로(9)만으로 SET 신호 e를 지연시켜 RST 신호 f를 생성하는 경우도 있다. 이 경우, SW11은 열린 상태, SW12는 닫힌 상태로 전환된다.
이하에, 도 1에 나타낸 반도체 기억 장치에서의 각 신호의 파형을 참조하여데이터의 수수 동작에 대하여 상세히 설명한다.
도 2는 도 1에 나타낸 반도체 기억 장치에서의 각 신호의 파형의 구체예를 나타낸 도면이다.
도 2에서는, 클럭 a를 나타내는 파형이 파형(21)이고, 내부 클럭 d를 나타내는 파형이 파형(22)이며, SET 신호 e를 나타내는 파형이 파형(23)이다.
도 2에서는, 가변 지연 회로(10)를 삽입하지 않은 경우의, RST 신호 f를 나타낸 파형이 파형(24a)이고, YSEL 신호 g를 나타내는 파형이 파형(25a)이며, YSW 신호 i를 나타내는 파형이 파형(26a)이고, 가변 지연 회로(10)를 삽입한 경우의, RST 신호 f를 나타낸 파형이 파형(24b)이며, YSEL 신호 g를 나타내는 파형이 파형(25b)이고, YSW 신호i를 나타내는 파형이 파형(26b)이다.
도 2에 나타낸 바와 같이, 코맨드 디코드 회로(1)에서는, 파형(21)으로 나타낸 클럭 a의 펄스의 상승 타이밍에서 파형(22)으로 나타낸 내부 클럭 d가 생성되고, 그 후 제어 신호 발생 회로(2)에서 내부 클럭 d에 기초하여 파형(23)으로 나타낸 SET 신호 e가 생성된다.
SET 신호 e가 지연 회로(9)만으로 지연되는 경우에는, SET 신호 e가 지연 회로(9)에 의해 지연되고, 파형(24a)으로 나타낸 RST 신호 f가 생성된다.
또한 SET 신호 e가 지연 회로(9) 및 가변 지연 회로(10)에서 지연되는 경우에는, SET 신호 e가 지연 회로(9) 및 가변 지연 회로(10)에 의해 지연되고, 파형(24b)으로 나타낸 RST 신호 f가 생성된다.
SR 래치 회로(3)에서는, 가변 지연 회로(10)를 삽입하지 않는 경우에는파형(25a)으로 나타낸 YSEL 신호 g가 생성되고, 또한 가변 지연 회로(10)를 삽입하는 경우에는 파형(25b)으로 나타낸 YSEL 신호 g가 생성된다.
SR 래치 회로(3)에서 생성되는 YSEL 신호 g는 SET 신호 e 및 RST 신호 f의 상승 타이밍에서 결정되는 것이다.
이 때문에, 가변 지연 회로(10)를 지연 회로(9)와 SR 래치 회로(3) 사이에 삽입함으로써, YSEL 신호 g의 액티브 폭이 가변 지연 회로(10)에서의 지연량만큼 확대된다.
열 어드레스 디코드 회로(5)에서는, 가변 지연 회로(10)를 삽입하지 않는 경우에는 파형(26a)으로 나타낸 YSW 신호 i가 생성되고, 또한 가변 지연 회로(10)를 삽입하는 경우에는 파형(26b)으로 나타낸 YSW 신호 i가 생성된다.
열 어드레스 디코드 회로(5)에서 생성되는 YSW 신호 i의 액티브 폭은 SR 래치 회로(3)에서 생성되는 YSEL 신호 g의 액티브 폭에 의해 결정되는 것이다.
이 때문에, 지연 회로(9)와 SR 래치 회로(3) 사이에 가변 지연 회로(10)를 삽입함으로써, YSW 신호 i의 액티브 폭이 가변 지연 회로(10)에서의 지연량만큼 확대된다.
이와 같이, YSW 신호 i의 액티브 폭은 CLK 핀(13)으로부터 출력된 클럭에 의존하지 않고, SET 신호 e를 지연시키는 지연 회로(9) 및 가변 지연 회로(10)에 의해 결정되며, 가변 지연 회로(10)에서의 지연량을 가변시킴으로써 수종류의 YSW 신호 i의 액티브 폭이 생성된다.
도 3은 도 1에 나타낸 가변 지연 회로(10)의 일 구성예를 나타낸 도면이다.
또한, 본 구성예에서는, 제어 신호 발생 회로(2)로부터 출력된 SET 신호가 지연 회로(9)에서 지연된 상태로 입력된다.
도 3에 나타낸 바와 같이 본 구성예에서는, 제1 신호원인 신호원(30A)과, 제2 신호원인 신호원(30B)과, 입력 단자에 SET 신호가 입력되는 제1 인버터인 인버터(31)와, 게이트가 신호원(30A) 및 신호원(30B) 각각에 접속되고 소스가 인버터(31)의 출력 단자에 접속되는 제1 트랜지스터인 트랜지스터(33) 및 제2 트랜지스터인 트랜지스터(34)와, 트랜지스터(33) 및 트랜지스터(34) 각각의 드레인에 접속되는 제1 콘덴서인 콘덴서(35) 및 제2 콘덴서인 콘덴서(36)로 구성되어 있다.
상기와 같이 구성된 지연 회로에서는, 선택기(8)에서 신호원(30A, 30B) 중 어느 하나의 신호원이 선택되면, 콘덴서(35, 36)의 용량으로 지연량이 결정된다.
도 4는 도 1에 나타낸 가변 지연 회로(10)의 다른 구성예를 나타낸 도면이다.
또한, 본 구성예에서는, 제어 신호 발생 회로(2)로부터 출력된 SET 신호가 지연 회로에서 지연된 상태로 입력된다.
도 4에 나타낸 바와 같이 본 구성예에서는, 제1 전류원인 전류원(40A)과, 제2 전류원인 전류원(40B)과, 드레인에 전류원(40A)이 접속되는 제3 트랜지스터인 트랜지스터(401)와, 소스에 전류원(40B)이 접속되는 제4 트랜지스터인 트랜지스터(408)와, 게이트에 SET 신호가 입력되는 제5 트랜지스터인 트랜지스터(404) 및 제6 트랜지스터인 트랜지스터(406)와, 게이트에 트랜지스터(404)의 드레인과 트랜지스터(406)의 소스가 접속되는 제7트랜지스터인(405) 및 제8 트랜지스터인 트랜지스터(407)와 게이트에 트랜지스터(401)의 게이트가 접속되고 드레인에 트랜지스터(404)의 소스가 접속되는 제9 트랜지스터인 트랜지스터(402)와, 게이트에 트랜지스터(408)의 게이트가 접속되고, 소스에 트랜지스터(406)의 드레인이 접속되는 제10 트랜지스터인 트랜지스터(409)와, 게이트에 트랜지스터(402)의 게이트가 접속되고, 드레인에 트랜지스터(405)의 소스가 접속되는 제11 트랜지스터인 트랜지스터(403)와, 게이트에 트랜지스터(409)의 게이트가 접속되고 소스에 트랜지스터(407)의 드레인이 접속되는 제12 트랜지스터인 트랜지스터(410)로 구성되어 있다.
여기서, 트랜지스터(404)의 드레인은 트랜지스터(406)의 소스에 접속되고, 트랜지스터(405)의 드레인은 트랜지스터(407)의 소스에 접속되며, 그 접속점으로부터 RST 신호가 출력된다.
상기와 같이 구성된 지연 회로에서는, 선택기(8)에서 전류원(40A) 및 전류원(40B) 중 어느 하나의 전류원이 선택되면, 트랜지스터(401∼410) 각각의 정전 특성에 의해 지연량이 결정된다.
도 5는 도 1에 나타낸 가변 지연 회로(10)의 다른 구성예를 나타낸 도면이다.
또한, 본 구성예에서는, 제어 신호 발생 회로(2)로부터 출력된 SET 신호가 지연 회로에서 지연된 상태로 입력된다.
도 5에 나타낸 바와 같이 구성예에서는, 제1 회로 유닛인 회로 유닛(501)과, 유닛(502), 유닛(503), 유닛(504) 및 유닛(505)으로 이루어진 제2 회로 유닛인 회로 유닛(506)으로 구성되어 있다.
회로 유닛(501)은 제3 신호원인 신호원(50A)과, 한쪽의 입력 단자가 신호원(50A)에 접속되고 다른쪽의 입력 단자에 SET 신호가 입력되는 제1 NAND 게이트인 NAND 게이트(51)와, 한쪽의 입력 단자가 NAND 게이트(51)의 출력 단자에 접속되고 다른쪽의 입력 단자가 전원에 접속되는 제2 NAND 게이트인 NAND 게이트(56)와, 입력 단자가 NAND 게이트(56)에 접속되는 제1 인버터인 인버터(57)로 구성되어 있다.
유닛(502)은 제4 신호원인 신호원(50B)과, 한쪽의 입력 단자가 신호원(50B)에 접속되고 다른쪽의 입력 단자에 SET 신호가 입력되는 제3 NAND 게이트인 NAND 게이트(52)와, 한쪽의 입력 단자가 NAND 게이트(52)의 출력 단자에 접속되고 다른쪽의 입력 단자가 인버터(57)의 출력 단자에 접속되는 제4 NAND 게이트인 NAND 게이트(58)와, 입력 단자가 NAND 게이트(58)에 접속되는 제2 인버터인 인버터(59)로 구성되어 있다.
유닛(503)은 제4 신호원인 신호원(50C)과, 한쪽의 입력 단자가 신호원(50C)에 접속되고 다른쪽의 입력 단자에 SET 신호가 입력되는 제3 NAND 게이트인 NAND 게이트(53)와, 한쪽의 입력 단자가 NAND 게이트(53)의 출력 단자에 접속되고 다른쪽의 입력 단자가 인버터(59)의 출력 단자에 접속되는 제4 NAND 게이트인 NAND 게이트(60)와, 입력 단자가 NAND 게이트(60)에 접속되는 제2 인버터인 인버터(61)로 구성되어 있다.
유닛(504)은 제4 신호원인 신호원(50D)과, 한쪽의 입력 단자가 신호원(50D)에 접속되고 다른쪽의 입력 단자에 SET 신호가 입력되는 제3 NAND 게이트인 NAND 게이트(54)와, 한쪽의 입력 단자가 NAND 게이트(54)의 출력 단자에 접속되고 다른쪽의 입력 단자가 인버터(61)의 출력 단자에 접속되는 제4 NAND 게이트인 NAND 게이트(62)와, 입력 단자가 NAND 게이트(62)에 접속되는 제2 인버터인 인버터(63)로 구성되어 있다.
유닛(505)은 제4 신호원인 신호원(50E)과, 한쪽의 입력 단자가 신호원(50E)에 접속되고 다른쪽의 입력 단자에 SET 신호가 입력되는 제3 NAND 게이트인 NAND 게이트(55)와, 한쪽의 입력 단자가 NAND 게이트(55)의 출력 단자에 접속되고 다른쪽의 입력 단자가 인버터(63)의 출력 단자에 접속되는 제4 NAND 게이트인 NAND 게이트(64)와, 입력 단자가 NAND 게이트(64)에 접속되는 제2 인버터인 인버터(65)로 구성되어 있다.
상기와 같이 구성된 지연 회로에서는, 선택기에서 신호원(50A∼50E) 중 어느 하나의 신호원이 선택되면, 선택된 신호원으로부터 인버터(65)까지의 도달 시간에 의해 지연량이 결정된다.
이상 설명한 바와 같이 본 발명에서는, 테스트 모드시에, 지연 회로에서 세트 신호가 테스트 모드의 종류에 따라 수종류의 지연량으로 지연되고, 이에 따라 열 어드레스 디코드 회로에서, 선택된 지연량에 따른 수종류의 열 어드레스 선택 신호가 생성되도록 구성되어 있으므로, 테스트 모드시에, 메모리 셀 어레이에서의 데이터의 수수 동작이 수종류의 열 어드레스 선택 신호로 평가되고, 그 평가 결과에 기초하여 최적의 열 어드레스 선택 신호를 선택할 수 있다.
또한, 본 발명에서는, 통상 동작 중의 지연 회로에서의 지연량이 변경가능하도록 구성되어 있기 때문에, 통상 동작 중에 내부에 설치된 칩의 일부가 동작 불량으로 된 경우에, 열 어드레스 선택 신호를 재설정할 수 있다.

Claims (7)

  1. 열 어드레스 선택 신호를 생성하고, 상기 열 어드레스 선택 신호의 펄스의 상승 기간 내에 데이터의 수수(授受)를 행하는 반도체 기억 장치에 있어서,
    세트 신호를 생성하여 출력하는 제어 신호 발생 회로;
    상기 제어 신호 발생 회로로부터 출력된 세트 신호를 소정 기간만큼 지연시켜 리세트 신호를 생성하여 출력하는 지연 회로;
    상기 세트 신호 및 상기 리세트 신호에 기초하여, 상기 열 어드레스 선택 신호의 펄스 폭을 제어하기 위한 열 어드레스 선택 제어 신호를 생성하여 출력하는 세트 리세트 래치 회로;
    상기 세트 리세트 래치 회로로부터 출력된 열 어드레스 선택 제어 신호에 기초하여, 상기 열 어드레스 선택 신호를 생성하여 출력하는 열 어드레스 디코드 회로; 및
    상기 열 어드레스 디코드 회로로부터 출력된 열 어드레스 선택 신호의 펄스의 상승 기간 내에 데이터의 수수를 행하는 메모리 셀 어레이
    를 포함하고,
    상기 지연 회로는 상기 세트 신호와 상기 리세트 신호의 지연량의 변경이 가능한 반도체 기억 장치.
  2. 제1항에 있어서,
    퓨즈의 전환에 의해 테스트 모드 신호를 생성하여 출력하는 퓨즈 회로;
    상기 퓨즈 회로로부터 출력된 테스트 모드 신호를 디코드하고, 상기 지연 회로에서의 지연량을 선택하기 위한 지연값 선택 신호를 생성하여 출력하는 디코더; 및
    상기 디코더로부터 출력된 지연값 선택 신호를 상기 지연 회로에 대하여 출력하는 선택기
    를 포함하며,
    상기 지연 회로는, 상기 선택기로부터 출력된 지연값 선택 신호에 기초하여, 상기 세트 신호와 상기 리세트 신호의 지연량을 변경하는 반도체 기억 장치.
  3. 제2항에 있어서,
    테스트 모드시에, 수종류의 테스트 모드 신호를 생성하여 출력하는 테스트 모드 제어 회로를 포함하고,
    상기 디코더는, 테스트 모드시에, 상기 테스트 모드 제어 회로로부터 출력된 수종류의 테스트 모드 신호를 디코드하고, 수종류의 지연값 선택 신호를 생성하여 출력하며,
    상기 선택기는, 테스트 모드시에, 상기 디코더로부터 출력된 수종류의 지연값 선택 신호를 상기 지연 회로에 대하여 출력하고,
    상기 지연 회로는, 테스트 모드시에, 상기 선택기로부터 출력된 지연값 선택 신호의 종류에 기초하여 리세트 신호를 생성하여 출력하며,
    상기 세트 리세트 래치 회로는, 테스트 모드시에, 상기 제어 신호 발생 회로로부터 출력된 세트 신호 및 상기 지연 회로로부터 출력된 리세트 신호의 종류에 기초하여 열 어드레스 선택 제어 신호를 생성하여 출력하고,
    상기 열 어드레스 디코드 회로는, 테스트 모드시에, 상기 세트 리세트 래치 회로로부터 출력된 수종류의 열 어드레스 선택 제어 신호에 기초하여 수종류의 열 어드레스 선택 신호를 생성하여 출력하며,
    상기 메모리 셀 어레이는, 테스트 모드시에, 상기 열 어드레스 디코드 회로로부터 출력된 열 어드레스 선택 신호의 펄스의 상승 기간 내에 데이터의 수수를 행하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 퓨즈 회로는 통상 동작에서, 상기 메모리 셀 어레이가 테스트 모드시에 데이터를 수수한 결과에 기초하여, 상기 테스트 모드 신호를 생성하는 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지연 회로는,
    제1 신호원 및 제2 신호원;
    입력 단자에 상기 세트 신호가 입력되는 제1 인버터;
    소스가 상기 제1 인버터의 출력 단자에 접속되고, 게이트가 상기 제1 신호원및 상기 제2 신호원 각각에 접속되는 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 드레인에 접속되는 제1 콘덴서 및 제2 콘덴서; 및
    입력 단자가 상기 제1 인버터의 출력 단자에, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 소스를 통해 접속되고, 상기 리세트 신호를 출력하는 제2 인버터
    를 포함하는 반도체 기억 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지연 회로는,
    제1 전류원 및 제2 전류원;
    드레인에 상기 제1 전류원이 접속되는 제3 트랜지스터;
    소스에 상기 제2 전류원이 접속되는 제4 트랜지스터;
    게이트에 상기 세트 신호가 입력되는 제5 트랜지스터 및 제6 트랜지스터;
    게이트에, 상기 제5 트랜지스터의 드레인과 상기 제6 트랜지스터의 소스가 접속되는 제7 트랜지스터 및 제8 트랜지스터;
    게이트에 상기 제3 트랜지스터의 게이트가 접속되고, 드레인에 상기 제5 트랜지스터의 소스가 접속되는 제9 트랜지스터;
    게이트에 상기 제4 트랜지스터의 게이트가 접속되고, 소스에 상기 제6 트랜지스터의 드레인이 접속되는 제10 트랜지스터;
    게이트에 상기 제9 트랜지스터의 게이트가 접속되고, 드레인에 상기 제7 트랜지스터의 소스가 접속되는 제11 트랜지스터; 및
    게이트에 상기 제10 트랜지스터의 게이트가 접속되고, 소스에 상기 제8 트랜지스터의 드레인이 접속되는 제12 트랜지스터
    를 포함하며,
    상기 제5 트랜지스터의 드레인과 상기 제6 트랜지스터의 소스가 접속되고,
    상기 제7 트랜지스터의 드레인과 상기 제8 트랜지스터의 소스가 접속되며, 상기 접속점으로부터 상기 리세트 신호를 출력하는 반도체 기억 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지연 회로는,
    제3 신호원, 한쪽의 입력 단자가 상기 제3 신호원에 접속되고 다른쪽의 입력 단자에 상기 세트 신호가 입력되는 제1 NAND 게이트, 한쪽의 입력 단자가 상기 제1 NAND 게이트의 출력 단자에 접속되고, 다른쪽의 입력 단자가 전원에 접속되는 제2 NAND 게이트, 및 입력 단자가 상기 제2 NAND 게이트에 접속되는 제1 인버터를 구비하는 제1 회로 유닛; 및
    제4 신호원, 한쪽의 입력 단자가 상기 제4 신호원에 접속되고 다른쪽의 입력 단자에 상기 세트 신호가 입력되는 제3 NAND 게이트, 한쪽의 입력 단자가 상기 제3 NAND 게이트의 출력 단자에 접속되는 제4 NAND 게이트, 및 입력 단자가 상기 제4 NAND 게이트에 접속되는 제2 인버터를 구비하는 유닛이 n(n은 자연수)단 직렬로 설치된 제2 회로 유닛
    을 포함하며,
    상기 제1 회로 유닛 내에 설치된 제1 인버터의 출력 단자는, 상기 제2 회로 유닛 내에 설치된 유닛 중 1단째의 유닛 내에 설치된 제4 NAND 게이트의 입력 단자에 접속되고,
    상기 제2 회로 유닛 내에 설치된 유닛 중, 1단째부터 n-1단째의 유닛 각각의 내부에 설치된 제2 인버터의 출력 단자는 다음 단의 유닛의 내부에 설치된 제4 NAND 게이트의 입력 단자의 다른쪽에 접속되며,
    상기 제2 회로 유닛 내에 설치된 유닛 중, n단째의 유닛의 내부에 설치된 제2 인버터는 상기 리세트 신호를 출력하는 반도체 기억 장치.
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