KR100539233B1 - 가변적인 모스 커패시턴스를 이용한 클럭 지연 회로 - Google Patents

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Abstract

가변적인 모스 커패시턴스를 이용한 클럭 지연 회로가 개시된다. 본 발명에 따른 클럭 지연 회로는 클럭 신호가 입력되는 입력 노드와 상기 클럭 신호가 출력되는 출력 노드 사이를 연결하는 연결 라인 및 상기 연결 라인에 연결되어 상기 연결 라인을 통하여 출력되는 클럭 신호를 지연시키는 제 1 내지 제 n 모스 커패시터를 구비하고, 상기 제 1 내지 제 n 모스 커패시터는 각각 대응되는 제 1 내지 제 n 테스트 신호에 응답하여 다양한 게이트 커패시턴스를 가지는 것을 특징으로 한다. 상기 제 1 내지 제 n 모스 커패시터는 각각의 게이트가 상기 연결 라인에 연결되고, 각각의 드레인과 소스가 서로 연결되며 상기 제 1 내지 제 n 테스트 신호는 대응되는 제 1 내지 제 n 모스 커패시터의 드레인 또는 소스로 인가된다. 본 발명에 따른 클럭 지연 회로는 클럭 신호의 지연 량을 조절함에 있어서 래이 아웃에 의한 물리적인 수정을 하지 않고 테스트 신호 또는 연결 테스트 신호의 전압 레벨을 조절함에 의하여 클럭 신호의 지연 량을 조절할 수 있는 장점이 있다. 또한 종래에 사용되던 모스 커패시터를 그대로 사용함으로써 래이 아웃의 추가적인 부담이 없다는 장점이 있다.

Description

가변적인 모스 커패시턴스를 이용한 클럭 지연 회로{Clock delay circuit using variable MOS capacitance}
본 발명은 펄스 발생 회로에 관한 것으로서, 특히 발생되는 펄스를 지연시키는 클럭 지연 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리 셀에 데이터를 저장하고 저장된 데이터를 독출하여 사용하는데 목적이 있다. 보통 저장된 데이터를 독출하는 경우 센스 앰프(sense amplifier) 회로를 사용한다. 데이터를 독출하는 경우 워드라인을 활성화한 후 비트라인을 통하여 저장된 데이터를 독출한다.
이 때 워드라인이 활성화되는 시간이 짧으면 데이터의 독출 동작이 올바르게 수행되지 못하고 워드라인이 활성화되는 시간이 길면 반도체 메모리 장치의 동작 속도를 감소시키는 문제가 발생된다.
따라서, 워드라인이 활성화되는 시간, 즉 워드라인의 펄스 폭을 다양한 길이로 조절하여 안정적인 데이터 독출 동작을 하면서도 빠른 동작 속도를 가지는 메모리 장치를 구현하는 것이 중요하다. 이를 위해서는 메모리 장치 내부의 펄스 발생 회로의 펄스 발생 시기를 자유롭게 조절하는 것이 중요하다.
도 1은 펄스 발생회로에 사용되는 일반적인 클럭 지연 회로이다.
클럭 신호(CLK)가 입력 노드(INODE)로부터 연결 라인(130)을 통하여 출력 노드(ONODE)로 출력된다. 연결 라인(130)에는 모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)이 연결되어 있어 모스 커패시터(MCAP1, MCAP2, MCAP3, MCAP4)의 커패시턴스에 의하여 클럭 신호(CLK)가 지연된다.
도 1의 클럭 지연 회로(100)는 펄스 발생회로(미도시)의 일부분으로 사용되어 펄스 발생 회로(미도시)로부터 출력되는 펄스의 폭을 조정할 수 있다.
모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)의 소스와 드레인이 서로 연결되어 있고 소스 또는 드레인에 접지 전압을 연결한다. 그리고, 모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)의 사이즈(폭(width)과 길이(length))를 조절하면 모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)은 일정한 게이트 커패시턴스를 가진다.
클럭 신호(CLK)의 지연은 일정한 게이트 커패시턴스를 가지는 모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)이 연결 라인(130)에 연결되거나 또는 연결되지 않음에 의하여 제어된다. 즉, 모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)이 연결되면 연결 라인(130)의 커패시턴스가 증가되므로 클럭 신호(CLK)는 지연되고 모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)이 연결되지 않으면 연결 라인(130)의 커패시턴스가 증가되지 않으므로 클럭 신호(CLK)는 지연되지 않는다.
모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)은 연결 라인(130)에 래이 아웃(layout)에 의해서 연결된다. 즉, 모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)과 연결 라인(130)은 메탈 등의 물질을 이용하여 연결된다.
칩(chip)이 만들어 진 후, 칩에 대한 테스트를 수행하거나 칩의 결함이 워드 라인의 펄스 폭이 작아서 발생되는 것인지를 파악하기 위하여 연결된 모스 커패시터들(MCAP1, MCAP2, MCAP3, MCAP4)을 연결 라인(130)에 연결하거나 또는 연결을 끊어야 한다. 모스 커패시터들을 연결하거나 끊는 경우 칩에 물리적인 수정을 가해야하므로 시간적 낭비가 발생되고 방법적으로 많은 오류가 발생될 수 있는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 펄스 폭을 제어하기 위하여 가변적인 모스 커패시터들을 이용하는 클럭 지연 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 클럭 지연 회로는 클럭 신호가 입력되는 입력 노드와 상기 클럭 신호가 출력되는 출력 노드 사이를 연결하는 연결 라인 및 상기 연결 라인에 연결되어 상기 연결 라인을 통하여 출력되는 클럭 신호를 지연시키는 제 1 내지 제 n 모스 커패시터를 구비하고, 상기 제 1 내지 제 n 모스 커패시터는 각각 대응되는 제 1 내지 제 n 테스트 신호에 응답하여 다양한 게이트 커패시턴스를 가지는 것을 특징으로 한다.
상기 제 1 내지 제 n 모스 커패시터는 각각의 게이트가 상기 연결 라인에 연결되고, 각각의 드레인과 소스가 서로 연결되며 상기 제 1 내지 제 n 테스트 신호는 대응되는 제 1 내지 제 n 모스 커패시터의 드레인 또는 소스로 인가된다.
상기 제 1 내지 제 n 모스 커패시터는 각각의 사이즈가 서로 다르다. 상기 제 1 내지 제 n 모스 커패시터는 대응되는 상기 제 1 내지 제 n 테스트 신호의 전압 레벨에 따라 다양한 게이트 커패시턴스를 가진다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 클럭 지연 회로는 연결 라인, 제 1 내지 제 n 모스 커패시터들, 제 1 내지 제 m 연결 모스 커패시터들 및 연결부를 구비한다.
연결 라인은 클럭 신호가 입력되는 입력 노드와 상기 클럭 신호가 출력되는 출력 노드 사이를 연결한다. 제 1 내지 제 n 모스 커패시터들은 상기 연결 라인에 연결되어 상기 연결 라인을 통하여 출력되는 클럭 신호를 지연시킨다.
제 1 내지 제 m 모스 커패시터들은 상기 연결 라인을 통하여 출력되는 클럭 신호를 지연시킨다. 연결부는 연결 제어 신호에 응답하여 상기 연결 라인과 상기 제 1 내지 제 m 연결 모스 커패시터들을 연결하거나 연결을 차단한다.
상기 제 1 내지 제 n 모스 커패시터들 및 상기 제 1 내지 제 m 연결 모스 커패시터들은 대응되는 제 1 내지 제 n 테스트 신호 및 대응되는 제 1 내지 제 m 연결 테스트 신호에 응답하여 다양한 게이트 커패시턴스를 가지는 것을 특징으로 한다.
상기 연결부는 상기 연결 제어 신호에 응답하여 상기 연결 라인과 상기 제 1 내지 제 m 연결 모스 커패시터들을 연결하거나 연결을 차단하는 모스 트랜지스터이거나 또는 전송 게이트(transfer gate)인 것을 특징으로 한다.
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본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 클럭 지연 회로를 설명하는 도면이다.
도 2를 참고하면, 본 발명의 제 1 실시예에 따른 클럭 지연 회로(200)는 클럭 신호(CLK)가 입력되는 입력 노드(INODE)와 클럭 신호(CLK)가 출력되는 출력 노드(ONODE) 사이를 연결하는 연결 라인(CL) 및 연결 라인(CL)에 연결되어 연결 라인(CL)을 통하여 출력되는 클럭 신호(CLK)를 지연시키는 제 1 내지 제 n 모스 커패시터들(MCAP1, MCAP2 ~ MCAPn)을 구비한다.
제 1 내지 제 n 모스 커패시터들(MCAP1, MCAP2 ~ MCAPn)은 각각 대응되는 제 1 내지 제 n 테스트 신호(TS1, TS2 ~ TSn)에 응답하여 다양한 게이트 커패시턴스를 가진다.
이하, 도 2를 참조하여 본 발명의 실시예에 따른 클럭 지연 회로의 동작이 상세히 설명된다.
클럭 신호(CLK)는 입력 노드(INODE)로부터 연결 라인(CL)을 통하여 출력 노드(ONODE)로 출력된다. 연결 라인(CL)을 통과하는 클럭 신호(CLK)를 지연시키기 위하여 연결 라인(CL)에 제 1 내지 제 n 모스 커패시터(MCAP1, MCAP2 ~ MCAPn)가 연결된다.
제 1 내지 제 n 모스 커패시터(MCAP1, MCAP2 ~ MCAPn)는 각각의 게이트가 연결 라인(CL)에 연결된다. 그리고, 각각의 드레인과 소스가 서로 연결되며 제 1 내지 제 n 모스 커패시터(MCAP1, MCAP2 ~ MCAPn)의 드레인 또는 소스로 제 1 내지 제 n 테스트 신호(TS1, TS2 ~ TSn)가 인가된다.
종래에는 모스 커패시터의 소스와 드레인을 접지 전압에 공통으로 연결하였으나 본 발명에서는 모스 커패시터의 소스와 드레인을 서로 연결한 후 제 1 내지 제 n 테스트 신호(TS1, TS2 ~ TSn)를 인가한다.
그러면, 제 1 내지 제 n 모스 커패시터(MCAP1, MCAP2 ~ MCAPn)는 대응되는 제 1 내지 제 n 테스트 신호(TS1, TS2 ~ TSn)의 전압 레벨에 따라 다양한 게이트 커패시턴스를 가진다. 게이트 커패시턴스는 모스 커패시터의 게이트와 소스의 전압차이 또는 게이트와 드레인의 전압 차이에 따라서 달라진다.
따라서, 제 1 내지 제 n 모스 커패시터(MCAP1, MCAP2 ~ MCAPn)의 드레인과 소스를 서로 연결하고 소스 또는 드레인에 전압 레벨의 제어가 가능한 제 1 내지 제 n 테스트 신호(TS1, TS2 ~ TSn)를 인가하면 제 1 내지 제 n 모스 커패시터(MCAP1, MCAP2 ~ MCAPn)의 게이트 커패시턴스를 다양하게 변화시킬 수 있다.
제 1 내지 제 n 모스 커패시터(MCAP1, MCAP2 ~ MCAPn)의 사이즈는 서로 다르다. 즉, 폭(width)과 길이(length)가 서로 다르다. 제 1 내지 제 n 모스 커패시터(MCAP1, MCAP2 ~ MCAPn)의 사이즈가 각각 다르고 제 1 내지 제 n 테스트 신호(TS1, TS2 ~ TSn)의 전압 레벨을 각각 다르게 제어하면 서로 다른 게이트 커패시턴스를 { 2}^{n } 를 만들 수 있다. 따라서 클럭 신호(CLK)의 지연 시간을 매우 다양하게 조절할 수 있다.
도 2의 인버터들(210, 220)은 클럭 신호(CLK)를 버퍼링하는 기능을 한다.
도 2와 같이 제 1 내지 제 n 테스트 신호(TS1, TS2 ~ TSn)를 이용하여 게이트 커패시턴스를 다양하게 조절한다면, 도 2의 클럭 지연 회로(200)가 장착되는 메모리 장치를 테스트하기 위해 래이 아웃을 이용하여 제 1 내지 제 n 모스 커패시터들(MCAP1, MCAP2 ~ MCAPn)을 연결하거나 끊을 필요가 없다.
제 1 내지 제 n 테스트 신호(TS1, TS2 ~ TSn)의 전압 레벨만을 조절하여 클럭 신호(CLK)의 지연 량을 조절할 수 있고 따라서 클럭 신호(CLK)에 의해서 만들어지는 펄스 신호의 폭도 조절할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 클럭 지연 회로를 설명하는 도면이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 클럭 지연 회로(300)는 연결 라인(CL), 제 1 내지 제 n 모스 커패시터들(MCAP1 ~ MCAPn), 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)및 연결부(330)를 구비한다.
연결 라인(CL)은 클럭 신호(CLK)가 입력되는 입력 노드(INODE)와 클럭 신호(CLK)가 출력되는 출력 노드(ONODE) 사이를 연결한다. 제 1 내지 제 n 모스 커패시터들(MCAP1 ~ MCAPn)은 연결 라인(CL)에 연결되어 연결 라인(CL)을 통하여 출력되는 클럭 신호(CLK)를 지연시킨다.
제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)은 연결 라인(CL)을 통하여 출력되는 클럭 신호(CLK)를 지연시킨다. 연결부(330)는 연결 제어 신호(CTRL)에 응답하여 연결 라인(CL)과 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)을 연결하거나 연결을 차단한다.
좀 더 설명하면, 연결부(330)는 연결 제어 신호(CTRL)에 응답하여 연결 라인(CL)과 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)을 연결하거나 연결을 차단하는 모스 트랜지스터이거나 또는 전송 게이트(transfer gate)일 수 있다.
이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 클럭 지연 회로의 동작이 상세히 설명된다.
연결 라인(CL)에 제 1 내지 제 n 모스 커패시터(MCAP1 ~ MCAPn)가 연결되는 것 이외에 제 1 내지 제 m 연결 모스 커패시터(CMCAP1 ~ CMCAPm)도 연결 라인(CL)에 연결된다. 그러나 제 1 내지 제 m 연결 모스 커패시터(CMCAP1 ~ CMCAPm)는 연결 라인(CL)에 직접 연결되지 아니하고 연결부(330)를 통하여 연결된다.
연결부(330)는 연결 제어 신호(CTRL)에 응답하여 연결 라인(CL)과 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)을 연결하거나 연결을 차단한다. 연결 제어 신호(CTRL)에 의하여 연결부(330)가 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)을 연결 라인(CL)에 연결하면 연결 라인(CL)의 커패시턴스가 좀 더 다양하게 변동될 수 있다.
제 1 내지 제 n 모스 커패시터(MCAP1 ~ MCAPn)와 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)의 구조는 동일하다. 즉, 제 1 내지 제 m 연결 모스 커패시터(CMCAP1 ~ CMCAPm)는 각각의 게이트가 연결부(330)에 연결되고, 각각의 드레인과 소스가 서로 연결되며 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)도 대응되는 제 1 내지 제 m 연결 테스트 신호들(CTS1 ~ CTSm)에 응답하여 게이트 커패시턴스가 제어된다.
또한, 제 1 내지 제 n 모스 커패시터(MCAP1 ~ MCAPn) 및 제 1 내지 제 m 연결 모스 커패시터(CMCAP1 ~ CMCAPm)는 각각의 사이즈가 서로 다르다.
연결부(330)는 연결 제어 신호(CTRL)에 응답하여 연결 라인(CL)과 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)을 연결하거나 연결을 차단하는 모스 트랜지스터이거나 또는 전송 게이트(transfer gate)일 수 있다.
도 3에는 전송 게이트(TG)가 개시된다. 연결 제어 신호(CTRL)가 하이 레벨로 발생되면 전송 게이트(TG)가 턴 온 되어 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)이 연결 라인(CL)에 연결된다. 반대로 연결 제어 신호(CTRL)가 로우 레벨로 발생되면 전송 게이트(TG)가 턴 오프 되어 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)이 연결 라인(CL)에 연결되지 않는다.
도 3의 클럭 지연 회로(300)는 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)을 이용하여 연결 라인(CL)의 커패시턴스를 큰 양으로 제어하고 제 1 내지 제 n 모스 커패시터들(MCAP1 ~ MCAPn)을 이용하여 연결 라인(CL)의 커패시턴스를 미세한 양으로 제어할 수 있다.
연결부(330)가 모스 트랜지스터(미도시)를 이용하거나 전송 게이트(TG)를 이용할 경우 연결부(330) 자체의 커패시턴스도 연결 라인(CL)의 커패시턴스에 영향을 미친다. 즉, 모스 트랜지스터(미도시)나 전송 게이트(TG)의 커패시턴스, 전송 게이트(TG)와 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)을 연결하는 메탈 라인에 의한 커패시턴스들도 연결 라인(CL)의 커패시턴스에 영향을 미칠 수 있다.
본 발명의 제 3 및 제 4 실시예에 따른 클럭 지연 회로는 각각 도 2와 도 3에 도시된 클럭 지연 회로(200, 300)와 동일한 구조를 가진다. 다만 제 1 내지 제 n 모스 커패시터들(MCAP1 ~ MCAPn) 및 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)의 구조가 다르다.
도 2와 도 3의 제 1 내지 제 n 모스 커패시터들(MCAP1 ~ MCAPn) 및 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)은 각각 소스와 드레인이 연결되어 있고 소스 또는 드레인에 인가되는 제 1 내지 제 n 테스트 신호(TS1 ~ TSn) 또는 제 1 내지 제 m 연결 테스트 신호(CTS1 ~ CTSm)의 전압 레벨을 조절하여 게이트 커패시턴스를 조절한다.
그러나, 본 발명의 제 3 및 제 4 실시예에 따른 클럭 지연 회로의 제 1 내지 제 n 모스 커패시터들(MCAP1 ~ MCAPn)과 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)은 각각의 소스와 드레인을 서로 연결하지 않는다.
대신 각각의 소스와 드레인에 서로 다른 전압을 인가하여 게이트와 드레인 사이의 전압 차와 게이트와 소스 사이의 전압 차를 다르게 한다. 그러면 제 1 내지 제 n 모스 커패시터들(MCAP1 ~ MCAPn)과 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)은 다양한 게이트 커패시턴스를 가질 수 있다.
게이트 커패시턴스는 모스 커패시터의 게이트와 드레인 사이의 전압 차와 게이트와 소스 사이의 전압 차이가 얼마나 되느냐에 따라 달라지기 때문에 이러한 원리를 이용하여 제 1 내지 제 n 모스 커패시터들(MCAP1 ~ MCAPn)과 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)의 게이트 커패시턴스를 다양하게 할 수 있다.
도 4는 도 2 및 도 3의 클럭 지연 회로를 이용하여 클럭 펄스 폭을 제어하는 시뮬레이션을 나타내는 도면이다.
도 4를 참조하면, 제 1 내지 제 n 모스 커패시터들(MCAP1 ~ MCAPn)과 제 1 내지 제 m 연결 모스 커패시터들(CMCAP1 ~ CMCAPm)의 게이트 커패시턴스를 조절함에 의하여, 펄스 (ⅰ)을 기준으로 할 때 펄스(ⅱ)와 같이 펄스 폭을 줄일 수도 있고 또는 펄스(ⅲ)과 같이 펄스 폭을 늘릴 수도 있다는 것을 알 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 클럭 지연 회로는 클럭 신호의 지연 량을 조절함에 있어서 래이 아웃에 의한 물리적인 수정을 하지 않고 테스트 신호 또는 연결 테스트 신호의 전압 레벨을 조절함에 의하여 클럭 신호의 지연 량을 조절할 수 있는 장점이 있다. 또한 종래에 사용되던 모스 커패시터를 그대로 사용함으로써 래이 아웃의 추가적인 부담이 없다는 장점이 있다.
칩에 대한 테스트를 수행할 경우, 시뮬레이션 결과와 실제 테스트 결과의 차이를 빨리 파악할 수 있고 수정도 할 수 있어 빠른 테스트 수행이 가능하다는 장점도 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 펄스 발생회로에 사용되는 일반적인 클럭 지연 회로이다.
도 2는 본 발명의 실시예에 따른 클럭 지연 회로를 설명하는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 클럭 지연 회로를 설명하는 도면이다.
도 4는 도 2 및 도 3의 클럭 지연 회로를 이용하여 클럭 펄스 폭을 제어하는 시뮬레이션을 나타내는 도면이다.

Claims (17)

  1. 클럭 신호가 입력되는 입력 노드와 상기 클럭 신호가 출력되는 출력 노드 사이를 연결하는 연결 라인 ; 및
    상기 연결 라인에 연결되어 상기 연결 라인을 통하여 출력되는 클럭 신호를 지연시키는 제 1 내지 제 n 모스 커패시터를 구비하고,
    상기 제 1 내지 제 n 모스 커패시터는 각각,
    대응되는 제 1 내지 제 n 테스트 신호의 전압 레벨에 따라 다양한 게이트 커패시턴스를 가지며 각각의 게이트가 상기 연결 라인에 연결되고 각각의 드레인과 소스가 서로 연결되며,
    상기 제 1 내지 제 n 테스트 신호는,
    대응되는 제 1 내지 제 n 모스 커패시터의 드레인 또는 소스로 인가되는 것을 특징으로 하는 입력되는 클럭 신호를 지연시키는 클럭 지연 회로.
  2. 삭제
  3. 제 1항에 있어서, 상기 제 1 내지 제 n 모스 커패시터는,
    각각의 사이즈가 서로 다른 것을 특징으로 하는 입력되는 클럭 신호를 지연시키는 클럭 지연 회로.
  4. 삭제
  5. 클럭 신호가 입력되는 입력 노드와 상기 클럭 신호가 출력되는 출력 노드 사이를 연결하는 연결 라인 ;
    상기 연결 라인에 연결되어 상기 연결 라인을 통하여 출력되는 클럭 신호를 지연시키는 제 1 내지 제 n 모스 커패시터들 ;
    상기 연결 라인을 통하여 출력되는 클럭 신호를 지연시키는 제 1 내지 제 m 연결 모스 커패시터들 ; 및
    연결 제어 신호에 응답하여 상기 연결 라인과 상기 제 1 내지 제 m 연결 모스 커패시터들을 연결하거나 연결을 차단하는 연결부를 구비하고,
    상기 제 1 내지 제 n 모스 커패시터들 및 상기 제 1 내지 제 m 연결 모스 커패시터들은,
    대응되는 제 1 내지 제 n 테스트 신호 및 대응되는 제 1 내지 제 m 연결 테스트 신호의 전압 레벨에 따라 다양한 게이트 커패시턴스를 가지고,
    상기 제 1 내지 제 n 모스 커패시터는 각각의 게이트가 상기 연결 라인에 연결되고, 각각의 드레인과 소스가 서로 연결되며, 상기 제 1 내지 제 n 테스트 신호는 대응되는 제 1 내지 제 n 모스 커패시터의 드레인 또는 소스로 인가되며,
    상기 제 1 내지 제 m 연결 모스 커패시터는 각각의 게이트가 상기 연결부에 연결되고, 각각의 드레인과 소스가 서로 연결되며, 상기 제 1 내지 제 m 연결 테스트 신호는 대응되는 제 1 내지 제 m 연결 모스 커패시터의 드레인 또는 소스로 인가되는 것을 특징으로 하는 입력되는 클럭 신호를 지연시키는 클럭 지연 회로.
  6. 제 5항에 있어서, 상기 연결부는,
    상기 연결 제어 신호에 응답하여 상기 연결 라인과 상기 제 1 내지 제 m 연결 모스 커패시터들을 연결하거나 연결을 차단하는 모스 트랜지스터이거나 또는 전송 게이트(transfer gate)인 것을 특징으로 하는 입력되는 클럭 신호를 지연시키는 클럭 지연 회로.
  7. 삭제
  8. 삭제
  9. 제 5항에 있어서, 상기 제 1 내지 제 n 모스 커패시터 및 상기 제 1 내지 제 m 연결 모스 커패시터는,
    각각의 사이즈가 서로 다른 것을 특징으로 하는 입력되는 클럭 신호를 지연시키는 클럭 지연 회로.
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