TW582038B

TW582038B - Semiconductor memory device

Info

Publication number: TW582038B
Application number: TW089114576A
Authority: TW
Inventors: Hayuru Fukuhara
Original assignee: Nec Corp; Nec Electronics Corp
Priority date: 1999-07-19
Filing date: 2000-07-19
Publication date: 2004-04-01
Also published as: DE10035137A1; JP2001035195A; KR20010015360A; KR100342636B1; US6269031B1

Description

582038 五、發明說明（1) 發明之領域本發明係關於進行資料存取之半導體係關於產生列位址選擇作缺 ^ ^ ^ ^ 知別之脈衝上升期間内，所產土之列位址選擇信號習知枯術仃貝科存取之半導體記憶裝置。於如DRAM等之半^ &从时丄率產生列位址選擇於内部基於時鐘頻信號之脈衝上升ί 稱YSW信號），於所產生之… 線，於與CPU等之上Λ //由YSW信號所選擇之數位 VQW^ ^ 位凌置間，進行資料之存取。 ’脈衝上升期間稱為有效寬度。近年來，隨著CPU之高速有咼的動作頻率。μμ , 千等體。己fe I置中需要半導體記慢穿置中 1 σ上所述之依時鐘頻率而動作之容許度變：: “會娜信號之有效寬度之動作 ^ ^ ^ ^ ^ ^，^ ^ ysw 作方式。稩才釦頻率，而於一定狀態動作之動士己，产=，YSW信號之有效寬度於一定狀態動作之车、曾触仏裝置中，有時使設有狀：㈣之+導體 YSW信號之有效寬度動作此時右^日^日以南周波用之評價時不以古冃冰田有使於晶片之選擇時或良之隱憂。门ΰ ^ SW ^號動作之晶片，變成動作不第4頁 582038 五、發明說明（2) 提供有二於Λ述習知技術之問題點，本發明之目的係在於產生動ΐ導體記憶裝置，其可使設於内部之全部晶片不 ^ 動作不良，並以適當的YSW信號之有效登Θ双見度動作。置，i ^到上述目的’本發明係為—種半導體記憶裝衝上；2列位址選擇信號’並於該列位址選擇信號之脈 1 丁上升期間内進行資料存取，包含：儿心脈控制信號產生電路，產生置位信號並加以輸延遲電路，將由該控制信號產生電路號，僅以預定時間加以延遲，產生復位；;斤輸f之置位信 :位復位問鎖電路，基於該置位信號及該復位作：產生用以控制該列位址選擇信號脈衝寬度 ^ 制信號，並加以輸出； i歹彳位址遥擇控列位址解碼電路，基於由該置位復位閃鎖之列位址選擇控制信號，產生該列位址斤輪^ 出；及心伴唬亚加以輸記憶單元陣列，於由該列位址解碼電路所址選擇信號之脈衝上升期間内，進行資料存取，其特徵為： ’ 可變ΐ延遲電路中’該置位信號與該復位信號之延遲量為又，於通常動作時，更具備：溶絲電路’藉由⑫絲之切換輸出；丨六八枯就亚加以

第5頁 582038 五、發明說明（3) 生之測試，二擇^，並加以輸出；中之延遲量之延遲值選 ^ ^擇裔’將由該解碼器所輪出夕違延遲電路輪出，之延遲值選擇信號，對其特徵為：該延遲電路基於由該選號，而改·變該置位信f虎鱼續2輪出之延遲值選擇信又，於測試模式時：且c延遲量。以輸出之測試模式控制電路有產生數種測試模式信號並加 5亥解碼器於測試模式輸出之數種測試模式信號：加：：該測試模式控制電路所擇信號並加以輸出，解碼，產生數種延遲值選該選擇器於測試模式時，延遲值選擇信號，對該延遲電路輸=解碼器所輸出之數種延遲模式時，▲於由該選擇器所輸出之號之種類’產生復位信號並加以輸出，號產生電路所輸出ϋ #1杈式牯，基於由該控制信位信號2 號及由該延遲電路所輸出之復種類，產生列位址選擇控制信號，並加以輸出，閂鎖電路所於屮之齡錄M y Λ杈式守，基於由該置位復位位址選擇e : 、.士二位址選擇控制信號，產生數種列 k擇k號，並加以輪出，該記憶單元陣列於測試模式時，於由該列位址解碼電第6頁 582038 五、發明說明（4) 路所輸出之列位址選擇信號之脈存取。衝上升期間内進行資料基於該記憶單元陣列產生該測試模式信又，該熔絲電路於通常動作中，於測試模式時進行資料存取之結果，號0 又，該延遲電路具有：第1信號源及第2信號源；弟1汉向裔，於輸入端子輪入該置位俨號·

第1電晶體及第2電晶體’其源極連接；:該第i反向突之輸出端子，而其閘極分別連接於該第〗信號源及該^ 號源；第1電容器及第2電容器，分別連接於該第丨電晶體及該第2電晶體之汲極； s 第2反向器’其輸入端子’介著該第i電晶體及該第2 電晶體之各源極，分別連接於該第1反向器之輪出端子，並輸出該復位信號。 ~ @ 又，該延遲電路具有：第1電流源及第2電流源；第3電晶體，汲極與該第1電流源相連接；

第4電晶體，源極與該第2電流源相連接；第5電晶體及第6電晶體，於閘極輸入該置位作號· 第7電晶體及第8電晶體，於閘極，與該第5電^晶^體之汲極及該第6電晶體之源極相連接； ^ 09 ^ 第9電晶體，於閘極與該第3電晶體之閘極相連接，而

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於汲極與該第5電晶體之源極相連接；五、發明說明（5) 第10電晶？，於閘極與該第4電晶體之閘極而於源極與该第6電晶體之汲極相連接；接第11電晶體，於閘極與該第9電晶體之而於汲極與該第7電晶體之源極相連接；及連接第1 2電晶體，於閘極與該第丨〇電晶體而於源極與該第8電晶體之没極相連接，其特徵為：之閘極相連接第5電晶體之汲極與該第6電晶體之源極相第7電晶體之汲極與該第8電晶體之源極相連接點輸出該復位信號 w 又L該延遲電路具備第1電路單元及第2電路單元，該第1電路單元包含··第3信號源；^nand閘極，一端之輸入端子連接於該第3信號源，而於另一端之輸入端子輸入該置位信號；第^〇])閘極，一端之輸入端子連接於該第1NAND閘極之輸出端子，而另一端之輸入端子連接於電源丄及第1反向器，輸入端子連接於該第21^0])閘極，該第2電路單元，其單元設於η (η為自然數）段串接排列，其包含：第4信號源；第3NAND閘極，一端之輸入端子 ^接於該第4信號源，而於另一端之輸入端子輸入該置位仏號’第4NAND閘極，一端之輸入端子連接於該第3ΝΑΝβ閘極之輸出端子；及第2反向器，輸入端子連接於該第4ΝAND 閘極， 582038 五、發明說明（6) 設於該第1電路單元内之第i 於該第2電路單元内门即鞔出端子，於設之第4NAND閘極之_ 兀，、妾設於該第1段之單元内一 ⑼位之輸入端子，於設於該口口兀中，"又於由第1段至第n-1段之單元之各内部$之早極之輸入端子之Ϊ接^於次段之單元内部之第4麵閘設於第η段之單元内^，μ_於該第2電路單元内之單元中，丄, 内#之弟2反向器，輸出該復位信，。中，：位成ί本發明中，於測試模式時，延遲:電路 “== =延遲量延遲，#此，於列位址解碼了產生數種列位址選擇信號。作，ΐ:數模ί時’記憶單元陣列中之資料存取動 ^ . ,± ... 彳位址選擇信號評價，基於該評價結果可選擇取仏列位址選擇信號。詳細說j 以下/參考圖面說明本發明之實施形態。立圖1係為本發明之半導體記憶裝置之一實施形態之示思圖。 + 2圖1所不，本形態包含：熔絲電路丨6，於通常動作 :U能信號輸出對應熔絲之切換之測試模式信號j ; 制電路17,於測試模式時，對應模式，輸出數 j杈式信號]·;解碼器7，將由熔絲電路16或測試模式 ^ f裡2 所輸出之測試模式信號】加以解碼，產生延遲 = π ^號^並輸出；選擇器8，輸出由解碼器7所輸出之 ς遥擇信號k ;指令解碼電路1，以由CLK (時鐘）引線

582038 五、發明說明（7) 1 3所輸出之時鐘a之脈衝上令b，將所輸入之指加以解、序’由/曰令引線14輪出指出；控制信號產生電路2，基於$入妒内部時鐘d並輸部時鐘d產生控制信號，將戶;產』：J :電路1所輸出之内位）信號e而輸出；延遲電路9 信號做為阳（置輸出之SET信號e，以預定之旦由^制信號產生電路2所延遲電路1〇，；^SW11為關里加以延遲並輸出；可變入於延遲電路9之後段，將蕤ώ μ、斤為開啟狀恶柃，插號e，以美於a、壁播延遲電路9所延遲之SET信量，更加^征^态、輸出之延遲值選擇信號k之延遲里更加以延遲，而做為RST (復位）庐费位復位）閃鎖電路3，基於由押制輸出，SR (置 ςρτ a咕立丄仏制心號產生電路2所輸出之 SET& #be及由可變延遲電路1〇所輪叛出之 YSEL信號（列位址選擇控制传沪彡 ° 5；ϋ ，產生電路4，卩由3所輸^^輸^列位址預解碼由位址引線15輸入位址c，將出之之脈衝上升時序’ 產生列位址預解碼信勸並：：輸二之位址C加以解碼，而由列位址預解％ j位址解碼電路5，基於閃鎖雷列位址預解碼信號乜及由別鎖電路3所輸出之YSEL信號g，信號)i並輸出；記憶單元陣列6，於“:唬(广立址透擇擇: 升期間内，使用由YSW信號i所選擇之數位線而進行資料存取。 ^ ^ 可變；遲=為，狀態MW為關閉狀態時，不插入二遲牯，將以延遲電路9所延遲之SETH e做為RST信號f，輸人至SR閃鎖電路3。〈逆之ΜΗ 口號 mi 第10頁 i 五、發明說明（8) 以下，說明於如上述所嫌> 料存取動作。斤構成之半導體記憶裝置中之資首先’說明測試模式時之資測試模式控制電路17中，甚：存取動作。式信號]’並對著解碼器7輸出產生對應』式之數種測試模而產3種严路17中，溶絲電路16不作用， j輪入當解=;式信號⑽被解；：產\碼二數…值選擇信號k並對；秦所產生之值選中選擇/擇8中；自由 e $^/^虎中k擇一個信號，將所選擇之延遲值選擇 k唬k對著可變延遲電路10輸出。擇此日守，SW11為關閉狀態，而sw丨2為開啟狀態，而隻延遲電路10插入於延遲電路9與“閃鎖電路3之間。另一方面，於指令解碼電路i中，以由CLK引線13所輪出之時鐘a之脈衝上升時序，由指令引線14輸入指令b，將所輸入之指令b加以解碼而產生内部時鐘d，將所產生之内部時鐘d對著控制信號產生電路2輸出。其次’於控制信號產生電路2中，基於由指令解碼電路1所輸出之内部時鐘d產生控制信號，將所產生之控制信號做為SET信號e，對著SR閂鎖電路3及延遲電路9輸出。其次，於延遲電路9中，由控制信號產生電路2所輸出 582038 五、發明說明（9) 之SET信號e產生延遲。又，於延遲電路9中，由批告丨|作％ SET信號e總是，一定之延遲量工產生y遲。生電路2所輸出之信號e，以基於藉W二:：擇：3電路9所延遲之SET 遲量，更加以延遲复德所^之延遲值選擇信號k之延對著則鎖電路3輸出、後’將所延遲之信號做觸T信號f 其次，於S R閃鎖雷敗q 士 ^ 所輪出之SET信號e及由可變延遲二控生電碼電路出L信號§ ’將所產生之舰信號运對著列位^ 又’於列位址預解碼電路4中，之時鐘a之脈衝上升時序， *CLK引線13所輸出址C ’將所輸入之位址。加以：；由：^丨線15所輸出之位號h，並將所產生之丨 “、生列位址預解碼信路5輸出。 ]Y址預解碼信號h對著列位址解碼電於列位址解碼電路^ φ，輸出之列位址預解碼疒基於由列位址預解碼電路4所信號g，產生YSW^腺SRP_1鎖電路3所輪出之舰元陣列6輪出。D〜1 :所產生之YSW信號i對著記憶單 Y S W信號;：：：：6中，於由列位址解碼電路5所輪出之數位線，而盘/ p升使用藉由YSW信號1所選擇之又，二Λ裝置間，進行資料存取。 1之脈衝上升期間，係由YSW信號丨之脈衝 582038 五、發明說明（ίο) _ 寬度所決定，於以下之々普士 ^ ^ 寬度。 °載中，將脈衝上升期間稱為有效如上所$ ’ *本形態中，藉由於差異，可改變對於可變延遲 7 中之遥擇之號1ί之種類。所輸出之延遲值選擇信因此，於可變延遲電路丨〇 SET信號e具有數種延遲了死別*枳式之差異 _鎖電路3中，Λ遲生里數種而種阶㈣^ 電路…可產生數種YSW=…、而於列位址解碼位牡ΐ = ’ = ί fe早元陣列6中’於測試模式時’於愈上位叙置間，對應測試模式 τ仏興上效寬度，進行資料= 以數種Ysw信號1之有其次，說明通常動作時之資料存取動作。於溶絲電路16中，基於測試模 =資料存取動作結果，使m信號效地進行熔絲之切換，蕻由、又烕為取佳士十M斗、产咕· 猎由賦此^號產生對應熔絲切換之制忒杈式^號]，對著解碼器7輸出。秧之測 r jt’於解碼器7中，對由炫、絲電路16所輸出之測n 夕^、s & Γ 而產生延遲值選擇信號k，將所產在之i遲值選擇信號k對著選擇器8輸出。生 W Λ此^由解碼器7所輸出之延遲值選擇信號k，於選# 為8中被選擇，而對著可變延遲電仙輸出。 ^擇遲電^m11為關閉狀態而sm為開啟狀態，而可變延電路10係插入於延遲電路9與卯閂鎖電路3之間。

第13頁 582038 五、發明說明（π) 又上述之外之資料存取動作，因斑測气y 4 士資料存取動作為相同，故省略其詳細說明、。…果式4之於如上所述之本形態中，於熔絲電路丨6中，美杈式時之記憶單元陣列6中之動作結果，進行熔土 \ β 換二而產生可產生適當之Ysw寬度時之測試模式信、號^ 對者解碼器7輸出。因此，於記憶單元陣列6中，可二、$ :YSW信號i之有效寬度，在與上位裝置間進行資料之^ 因此，藉由對於使用測試模式之評價時為動以溶；電路16進行切換，_測試模式時以夕ί之 sw k唬1之有效寬度，重新設定為最佳。又，於本形態中，雖對於延遲電路9與卯插入可變延遲電路!。時之動作，以加以說明，貞電= ^模式時之記憶單元陣列6中之動作結果，有時不插依入^ =延遲$路10 :而僅以延遲電路9，延遲m信號e而產生成關態將SW11切換成開啟狀態，而謂1 2切換以下’參考圖1所示之半導體記憶裝置中之各信號之波形，詳細說明資料存取動作。圖2係為說明圖1之半導體記憶裝置中之各信號之波形之具體例之示意圖。 u /反化、囷2中表示日守鐘a之波形為波形2 1 ;表示内部時鐘砬之波形為波形22 ;而表示SET信號e之波形為波形23。圖2中，未插入可變延遲電路1〇時，表示RST信號f之

第14頁 582038 五、發明說明（12) 波形為波形24a，表示YSEL信號g之波形為波形25a，表示 Y SW信號i之波形為波形2 6 a ;插入可變延遲電路1 〇時，表示RST信號f之波形為波形24b，表示YSEL信號g之波形為波形2 5 b，表示Y S W信號i之波形為波形2 6 b。 . 如圖2所示，於指令解碼電路1中，於以波形2 1所示之時鐘a之脈衝上升時序，產生以波形22所示之内部時鐘d， · 其後，於控制信號產生電路2中，基於内部時鐘d，產生以波形23所示之SET信號e。於SET信號e僅以延遲電路9進行延遲時，SET信號e係藉由延遲電路9加以延遲，而產生以波形24a所示之RST信號f。又，於SET信號e以延遲電路9及可變延遲電路1 〇進行延遲時，SET信號e係藉由延遲電路9及可變延遲電路1〇加以延遲，而產生以波形2 4b所示之RST信號f。於SR閂鎖電路3中，未插入可變延遲電路1〇時，產生以波形2 5a所示之YSEL信號g，又，於插入可變延遲電路1〇時’則產生以波形25b所示之YSEL信號g。 SR閃鎖電路3中所產生之YSEL信號g，係由SET信號e及 R S T信號f之上升時序所決定。因此，藉由將可變延遲電路1〇插入於延遲電路^與⑽ 閂鎖電路3之間，可使YSEL信號g之有效寬度，僅擴大可變延遲電路10中之延遲量。於列位址解碼電路5中，未插入可變延遲電路丨〇時，產生以波形2 6a所示之Ysw信號土，又，於插入可變延遲電

第15頁 582038 五、發明說明（13) 路10時’產生以波形26b所示之YSW信號i。 / ^於列位址解碼電路5所產生之YSW信號i之有效寬度，係藉由於SR問鎖電路3所產生之YSEL信號g之有效寬度所決定。、 ^ 因此，藉由於延遲電路9與SR閂鎖電路3之間，插入可薆延遲電路10，可使YSW信號i之有效寬度僅擴大可變電路10之延遲量。殊如此，YSW信號i之有效寬度，與由CLK引線13所輸出之時鐘無關，而係由延遲SET信號e之延遲電路9及 =路10所決定，藉由使可變延遲電路1G中之延遲可邊，而產生數種YSW信號i之有效寬度。為示意Γ係為表示表示圖1之可變延遲電路10之—構成例之又，於本構成例中，由控制信號產生電路2所輪屮夕 h唬係於以延遲電路9所延遲之狀態下輸入。| 於如圖3所示之本構成例中，包含：做信號源30A ;做為第2信號源之信號源糊；之入SET信號之做為第工反向器之反向器”.复、輪入鈿子輪於信號源30A及信號源3〇B，而其源極連接ς =分別連接士端子之做為第1電晶體之電晶體33及第：：3j之輪日日體35 :分別連接於電晶體33及電晶 …弟2电日日體之電 1電容器之電容器35及做為第2電容器之電=之做為第於如上述所構成之延遲電路中，於 ' 。擇信號源30A、30B中之任一信號、'擇”中，當選〜Μ電容器33、35 第16頁 582038 五、發明說明（14) 之電容決定延遲量。 R圖4係為圖1之可變延遲電路10之其他構成例之示意圖。 SET信V，於係本以構/例中，由控制信號產生電路2所輸出之 A ’、—於延遲電路中所延遲之狀態輸入。如圖4所示，於本構成， · 、^ 電流源40A ;做A 雷、六Έ 1文马弟1電*源之雷泣、為電▲源之電流源40Β ;其汲極連接於電/瓜源4〇Α之做為第3電晶體之電晶體4〇1 ·且认電流源40Β之做為第4雷曰辦：曰曰調1，其源極連接於 SET信號之做為^ 體408 ;於其閘極輸入電晶體傷；之^晶體404及做為"電晶體之極相連接之做^ΐί;體Τ之汲極及電晶_^^ 連接於電晶體404 :二1接於電晶體401之閑極，而其没極其閑極連接；電==”9電晶體… 406之汲極之做為第j f亟，而其源極連接於電晶體電晶體402之閘極 i :『之電晶體409 ;其閘極連接於為川電晶體之電晶=於電晶體4〇5之源極之做極，而其源極連接於電極連接於電晶體4〇3之閘之電晶體410。電曰曰體4〇7之沒極之做為第12電晶體在此’電晶體404之汲極遠桩私中曰電晶體_之没極連接於體406之源極，而出RST信號。之，原極，由該連接點輸於如上述所構成之延遲電路中， τ 於選擇器8中，若於 582038

電流源40A及電流源4〇β中，選擇任一電流源，則體401〜410之各靜態特性而決定延遲。 9電日日圖。圖5係A圖1之可變延遲電路1〇之其他構成例之示意 SFTrV ^ SET L唬，係於延遲電路中所延遲之狀態下輸入。如圖5所不，於本構成例中，包含：做為第1電路置一之電路單W(U ;由單㈣2、單心3、單元5Q4及單= 502所成之做為第2電路單元之電路單元5〇6。

電路單元501包含：做為第3信號源之信號源5〇八；一端之輸入二端子連接於信號源5〇A，而於另一端之輸入端子輸入SET信號之做為第1NAND閘極之NAND閘極51 ; 一端之輸入端子連接於N AND閘極51之輸出端子，而另一端之輸入端子連接於電源之做為第2NAND閘極之NAND閘極56 ;輸入端子連接於NAND閘極56之做為第1反向器之反向器57。

單凡502包含：做為第4信號源之信號源5(^ ; 一端之端子連接於信號源5〇B，而另一端之輸入端子輸入SET 4吕號之做為第3NAND閘極之NAND閘極52 ; —端之輸入端子連接於NAND閘極5 2之輸出端子，而另一端之端子連接於反向1§57之輸出端子之做為第4ΝΑ〇閘極之NAND閘極58 :輸入端子連接於NAND閘極58之做為第2反向器之反向器59。 • 單元503包含：做為第4信號源之信號源50C ; —端之 $入端子連接於信號源5 〇c，而另一端之輸入端子輸入SET 信號之做為第3NAND閘極之NAND閘極53 ; 一端之輸入端子

第18頁 582038 五、發明說明（16) 連接於NAND閘極5 3之輪出端子，而另一端之端子連接於反向器59之輸出端子之做為第4NAND閘極之NAND閘極60 ;輸入立而子連接於N A N D閘極6 〇之做為第2反向器之反向器6 1。單元504包含：做為第4信號源之信號源50D ; 一端之輸入端子連接於信號源50D，而另一端之輸入端子輸入SET 信號之做為第3NAND閘極之NAND閘極54 : —端之輸入端子連接於NAND閘極53之輪出端子，而另一端之端子連接於反向1§59之輸出端子之做為第4NAN])閘極之NAND閘極62 ;輸入端子連接於NAND閘極62之做為第2反向器之反向器63。

• 單7050 5包含：做為第4信號源之信號源50E : —端之輸入端子連接於信號源5 〇E，而另一端之輸入端子輸入SET 信號之做為第3NAND閘極之NAND閘極55 : —端之輸入端子連接於NAND閘極5 5之輸出端子，而另一端之端子連接於反向=63之輸出端子之做為第4NAND閘極之NAND閘極64 ;輸入鳊子連接於NAND閘極64，而由輸出端子輸出rsT信號之做為第2反向器之反向器6 5。於如上述所構成之延遲電路中，選擇器8中，若由信號源50A〜50E中選擇任一信號源，則藉由自

源至反向H65之料時間，可決定延遲量。U 發明效果如上所述，於本發明中，於測試模式時，於延遲電路 :，置位信號對應測試模式種類以數種延遲量加以延遲，错此，於列位址解碼器電路中，對應所選擇之延遲量，產生數種列位址選擇㈣，因此’於測試模式時，記憶單

第19頁 582038 五、發明說明（17) 元陣列中之資料存取動作，可以數種列位址選擇信號加以評價，可基於該評價結果，選擇最佳列位址選擇信號。又，於本發明中，因使通常動作中之延遲電路中之延遲量為可變更，故於通常動作中當設於内部之晶片之一部分為動作不良時，可重新設定列位址選擇信號。

第20頁 582038 圖式簡單說明圖式之簡單說明圖1 :本發明之半導體記憶裝置之一實施形態之示意圖。圖2 :圖1所示之半導體記憶裝置中之各信號波形之具體例之示意圖。圖3 :圖1所示之可變延遲電路之一構成例之示意圖。圖4 :圖1所示之可變延遲電路之其他構成例之示意圖。圖5 :圖1所示之可變延遲電路之其他構成例之示意圖。符號說明 1 指令解碼電路 2 控制信號產生電路 3 S R閂鎖電路 4 列位址預解碼電路 5 列位址解碼電路 6 記憶單元陣列 7 解碼器 8 選擇器 9 延遲電路

10 可變延遲電路 11、12 SW 13 CLK引線 14 指令引線 15 位址引線 16 熔絲電路 17 測試模式控制電路

第21頁 582038

圖式簡單說明 30A 、 30B 31、 33、 35、 40A 401 50A 51， 57 、 501 502 信號源反向器 32 34 36 、40B 、411 、50B 、 50C 、 50D 55 > 56 ^ 58 ^ 60 59^61^63^65 電晶體電容器電流源電晶體 5 0 E 信號源 6 2、6 4 N A N D 閘極反向器 506 505 電路單元 TJTJ 一早兀

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Claims

582038 六、申請專利範圍 — 1. 一種半導體記憶裝置，其產生列位址，列位址選擇信號之脈衝上升期間：於該產r路，產生置位信號並=出時置位信置位復位閃鎖電路，基於該置位信出；產生用以控制該列位址選擇信號脈衝寬度之列位址、:：’ 制信號，並加以輸出；又之歹】位址選擇控列位址解碼電路，基於由該置位之列位址選擇柝制柃喑^ ^ ^ ,文祖门鎖冤路所輪出出；及释才工制化號，產生該列位址選擇信號並加以輸話憶單元隍而丨t 址選擇信號之：：上：；;Γΐ解碼電路所輸出之列位其特徵為：升』間内，進行資料存取；可變ί延遲電路中’該置位信號與該復位信號之延遲量為 2 ·如申睛專利範圍第熔絲電路，藉ίΛ/ 憶裝置’其更具備：輸出； 9熔、、糸之切換產生測試模式信號並加以解碼器，對由#、阶祕+ 以解碼，產生用以、=“路所輸出之測試模式信號，加擇信號，並加以於=擇該延遲電路中之延遲量之延遲值選選擇器，將=該解碼器所該延遲電路輸出；所輸出之延遲值選擇信號，對

叫038 --— 六、申請專利範圍其特徵為：該延遲電路基於由該選擇器所輪出之延遲值選 f ’而改變該置位信號與該復位信號之延遲量。。 d;專利範圍第2項之半導體記憶裝置，其中，於、、則 iiiiv具有產生數種測試模式信號並加以輸出之:二隹r式控制電路；〈而式輪出ί Ϊ碼器於測試模式時，將由該測試模式控制電路m 輸出之數種測試模式信號，加罨路所擇信號並加以輸出；解馬產生數種延遲值選延遲d: t測試模式時，將由該解碼器所輸出之數種、遲值選擇^號，對該延遲電路輸出；數種該延遲電路於測試模式時，美延遲值選擇信1之種類，i生復ς ^裔所輸出之該置位復位閃鎖電路於測試模丨$玉^ =輸出，號產生電路所輸出之置位、:守，土於由該控制信位传辦夕插相® 4虎及由該延遲電路所輪出之德 1乜唬之種類，產生列位址選、，j叛出之设該列位址解碼電路於測試模加以輸出；位址選擇信號，並加以輪出；擇拴制彳§號，產生數種列該記憶單元陣列於測許路所輸出之列位址選擇作二之^ 於由該列位址解碼電存取。唬之脈衝上升期間内，進行資料絲電路於通常動作中，美 V體圮憶装置，其中，該熔基於該記憶單元陣列於測試模式時

4·如申請專利範圍第3項 582038 六、申請專利範圍進行資料存取之結果，產生該測試模式传號。 5.如申請專利範圍第！至4項中任—項之^體其中，該延遲電路具有：卞净菔屺U衣1 第1信號源及第2信號源；第1反向器，於輸入端子輸入該置位第1電晶體及第2電晶體，立、、盾权、击山2 ^电日日骽其源極連接於該第1反向器之輸出細子，而”閘極分別連接於該第！信號源及該第2信號源；第1電容器及第2電容器，分別連接於該第！電晶體及該第2電晶體之汲極；第2反向器’其輸入端子，介著該第j電晶體及該第2 電晶體之各源極，分別連接於該第丨反向器之輸出端子，並輸出該復位信號。 6.如申請專利範圍第1至4項中任一項之半導體記憶裝置，其中，該延遲電路具有：第1電流源及第2電流源；第3電晶體，汲極與該第1電流源相連接；第4電晶體，源極與該第2電流源相連接；第5電晶體及第6電晶體’於閘極輸入該置位作號. 第7電晶體及第8電晶體，於閘極，與該第5電°晶〜體之汲極及該第6電晶體之源極相連接；日日且第9電晶體，於閘極與該第3電晶體之閘極相連接，而於汲極與該第5電晶體之源極相連接； ’ 第10電晶體，於閘極與該第4電晶體之閘極相連 582038 六、申請專利範圍而於，極與該第6電晶體之汲極相連接；第11電晶體，於閘極與該第9電而於没極與該第7電晶體之源極相連；體；問極相連接，第12電晶體，於閘極與該第i 0電晶體而於源極與該第8電晶體之錄㈣/體之㈣相連接，其特徵為：，第5電晶體之汲極與該第6電晶體之源極相連二弟7電晶體之汲極與該第8電晶體之連接點輸出該彳复位信號。遷接亚由该申請專利範圍第i至4項中任-項之半導體記憶裝置，八中，該延遲電路具備第丨電路單元及第2電路單元；該第1電路單元包含：第3信號源；第丨^仙閘極，其端之輸入端子連接於該第3信號源，而其一端之輸入端^ 輸入該置位化號；第2 N A N D閘極’其一端之輸入端子連接於該第1NAND閘極之輸出端子，而其另一端之輸入端子連接於電源；及第1反向器，輸入端子連接於該第21^0]) 極；該第2電路單元，其單元設成（n為自然數）段串接排列，其包含：第4信號源；第3NAND閘極，一端之輸入端子連接於該第4信號源，而於另一端之輸入端子输入該置位化號；第4NAND閘極，一端之輸入端子連接於該第3NAND閘極之輸出端子；及第2反向器，輸入端子連接於該第4NAND 閘極；其特徵為：

582038 六、申請專利範圍設於該第1電路單元内之第1反向器的輸出端子，係連接在設於該第2電路單元内之單元中的第1段之單元内之第 4 N A N D閘極之輸入端子；在設於該第2電路單元内之單元中，設於由第1段至第 η- 1段之單元之各内部之第2反向器之輸出端子係連接在設於次段之單元内部之第4ΝAND閘極之輸入端子之另一端；在該第2電路單元内之單元中，設於第η段之單元内部之第2反向器，將該復位信號予以輸出。