JP2002157883A - 同期型半導体装置及び同期型半導体装置における入力信号のラッチ方法 - Google Patents

同期型半導体装置及び同期型半導体装置における入力信号のラッチ方法

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JP2002157883A
JP2002157883A JP2000352636A JP2000352636A JP2002157883A JP 2002157883 A JP2002157883 A JP 2002157883A JP 2000352636 A JP2000352636 A JP 2000352636A JP 2000352636 A JP2000352636 A JP 2000352636A JP 2002157883 A JP2002157883 A JP 2002157883A
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circuit
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semiconductor device
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Shinichiro Ikeda
紳一郎 池田
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 【課題】チップサイズを増大させることなく簡単な回路
構成でデコードされた信号毎に遅延量を調整することが
でき、入力端子全体からみたセットアップ・ホールド特
性の不感帯幅を狭くすることができる同期型半導体装置
を提供する。 【解決手段】デコード回路１０とラッチ回路１５との間
には、デコード回路１０から出力される入力信号ＣＳ
Ｂ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをデコードしたデコー
ド信号Ｄ１〜Ｄ５のセットアップ・ホールド特性のバラ
ツキを小さくするように該デコード信号Ｄ１〜Ｄ５の遅
延時間をそれぞれ調整する遅延回路１４が備えられてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同期型半導体装置
及び同期型半導体装置における入力信号のラッチ方法に
関するものである。
【０００２】近年、例えばＳＤＲＡＭ等の同期型半導体
記憶装置において、同期クロックサイクルが高速になる
に従ってクロック信号とその他の入力信号（コマンド信
号やアドレス信号）とのセットアップ・ホールド時間の
スペック仕様もさらに小さな値へとその要求も厳しくな
ってきている。
【０００３】特に、デバイスの内部動作をより高速化を
図るために、デコード手段をラッチ手段の前段に構成し
た同期型半導体装置の場合、ラッチ手段の前段にデコー
ド手段を構成したことによってデコード動作速度のバラ
ツキがそのままセットアップ・ホールド時間を悪化させ
る。そのため、セットアップ・ホールド時間を悪化させ
ないでより小さな値にすることが望まれている。
【０００４】
【従来の技術】近年、ＳＤＲＡＭ等の同期型半導体記憶
装置において、デバイスの内部動作をより高速化を図る
ために、デコード手段をラッチ手段の前段に構成したも
のが、特開平８−１７１８２号公報、特開平９−１５３
２７９号公報等で提案されている。
【０００５】特開平８−１７１８２号公報では、外部コ
マンド入力端子とラッチ回路の間に論理回路を配置し、
該論理回路が各外部コマンド入力端子より入力された外
部コマンド信号をデコードし、そのデコード結果をクロ
ック信号に同期させてラッチ回路に保持させている。一
般に「コマンド先読み方式」とも呼ばれている。
【０００６】又、図６にその他のコマンド先読み方式の
従来回路を示す。図６に示すように、このコマンド先読
み方式も同様に、外部コマンド入力端子Ｔ１〜Ｔ４とラ
ッチ回路５０の間にデコード回路５１を配置する。デコ
ード回路５１は６個のアンド回路５２ａ〜５２ｆよりな
るデコード部５２と４個の入力バッファ５３ａ〜５３ｄ
とを備えている。そして、デコード部５２は、各外部コ
マンド入力端子Ｔ１〜Ｔ４より入力された外部コマンド
信号をそれぞれの入力バッファ５３ａ〜５３ｄを介して
入力し、そのデコード結果を外部クロック信号入力端子
Ｔ０及びクロックバッファ５４を介して入力されるクロ
ック信号ＣＬＫに同期させてラッチ回路５０に保持させ
ている。
【０００７】図７は、デコード回路５１の入力バッファ
５３ａ〜５３ｄの回路構成を示す。入力バッファ５３ａ
〜５３ｄは、レベル変換回路５６、ディレイ回路５７、
２個のインバータ回路５８，５９を備えている。つま
り、この例では、入力バッファ５３ａ〜５３ｄにディレ
イ回路５７を加えてデコード部５２への信号入力を調整
することによって、各外部コマンド入力端子Ｔ１〜Ｔ４
毎にセットアップ・ホールド時間を調整している。
【０００８】一方、特開平９−１５３２７９号公報に
は、各外部コマンド入力端子からの外部コマンド信号を
Ｄ型フリップフロップ回路にて一旦保持する。そして、
複数個設けたコマンドデコード回路に対してＤ型フリッ
プフロップ回路が保持している各外部コマンド入力端子
からの外部コマンド信号を出力する。各コマンドデコー
ド回路は、外部コマンド信号をデコードしそのデコード
結果をそれぞれラッチ回路に保持させる。このとき、コ
マンドデコード回路毎に遅延時間を考慮したクロック信
号を生成しその生成した各クロック信号に基づいて対応
するラッチ回路をそれぞれラッチ動作させるようにして
いる。
【０００９】
【発明が解決しようとする課題】しかしながら、特開平
８−１７１８２号公報で示す「コマンド先読み方式」
は、ラッチ回路の後に論理回路（論理回路入力までの配
線遅延時間）がある構成に比べてアクセスは速くなる
が、外部コマンド入力端子からラッチ回路までに多数段
の回路素子等があるため外部コマンド入力端子に入力さ
れた外部コマンド信号に応答して論理回路がデコード結
果を出力するまでに要する時間、即ち遅延時間は長くな
る。その結果、クロック信号に対する外部コマンド入力
端子のセットアップ・ホールドの不感帯はセットアップ
側にずれる。
【００１０】しかも、外部コマンド入力端子の動作状況
や、装置全体の動作ノイズ状況によって、例えば内部動
作電源電圧がデコード結果毎に論理回路内での遅延時間
が相違する。その結果、各外部コマンド信号を入力する
外部コマンド入力端子を全て含めたクロック信号に対す
るセットアップ・ホールドの不感帯は、外部コマンド入
力端子毎のセットアップ・ホールドの不感帯を全て包括
したものとなり、さらに広がってしまう問題が生じる。
【００１１】これに対して、図６に示したコマンド先読
み方式の回路では、ディレイ回路５７によって、外部コ
マンド入力端子毎のセットアップ・ホールド時間を調整
することができる。
【００１２】しかしながら、外部コマンド入力端子Ｔ１
〜Ｔ４の遷移からアンド回路５２ａ〜５２ｆのデコード
結果が遷移するまでの遅延量（遅延時間）は、アンド回
路５２ａ〜５２ｆのデコード信号Ｄ１〜Ｄ６のなかで相
違するとともに、それぞれのデコード信号Ｄ１〜Ｄ６の
遅延量（遅延時間）においても外部コマンド入力端子Ｔ
１〜Ｔ４の遷移状態（ＨレベルからＬレベル又はＬレベ
ルからＨレベル）によって変化する。
【００１３】又、デバイスの動作ノイズ（例えば電源電
圧の変動等）状態によっても、デコード信号Ｄ１〜Ｄ６
の遅延量（遅延時間）は変化する。つまり、デコード信
号Ｄ１〜Ｄ６が遷移する時のデバイスの動作状態が異な
る場合、実質的に、デコード信号毎に遅延量のノイズ起
因変化量が異なる。例えば、シンクロナスＤＲＡＭのコ
マンドデコーダ回路にこの回路構成を応用した場合、以
下のような不具合が生じる。
【００１４】モードレジスタセットコマンドや、セルフ
リフレッシュコマンド等はデバイスがデバイス内の動作
ノイズが小さいアイドル状態で入力される。これに対し
て、アクティブコマンドや、リード・ライトコマンド、
プリチャージコマンド等はデバイスがアクティブな状態
で入力されるので、デバイス内の動作ノイズは大きい。
その結果、アクティブコマンドや、リード・ライトコマ
ンド、プリチャージコマンド等では、デコード部５２の
各アンド回路５２ａ〜５２ｆでのセットアップ・ホール
ド時間のノイズ起因変化量はモードレジスタセットコマ
ンドや、セルフリフレッシュコマンド等のときより大き
い。つまり、各処理コマンド間のセットアップ・ホール
ド特性のバラツキは大きい。
【００１５】このバラツキを、外部コマンド入力端子Ｔ
１〜Ｔ４の信号情報レベルである入力バッファ５３ａ〜
５３ｄに設けたディレイ回路５７で統一的に調整、即ち
１つの遅延量で設定することは難しく、外部コマンド入
力端子Ｔ１〜Ｔ４全体からみたセットアップ・ホールド
の不感帯幅は広がってしまう。尚、コマンドデコーダ回
路以外に、アドレスデコード回路や、各種のテストモー
ド判定回路などに応用した場合でも同様な問題が生じ
る。
【００１６】又、図７に示す相補信号を出力する入力バ
ッファ５３ａ〜５３ｄで構成した場合では、一般的に正
論理と負論理の出力回路構成には構成回路素子段数の違
いから時間的ズレが生じる。その結果、相補論理信号を
入力するデコード部５２の各アンド回路５２ａ〜５２ｆ
の動作にもズレが生じる。つまり、図６に示すデコード
部５２がアンド回路５２ａ〜５２ｆで構成される場合、
２入力ともＬレベルを選択するデコード出力遷移が最も
速い、即ち、ホールド特性が悪い。反対に、２入力とも
Ｈレベルを選択するデコード出力遷移が最も遅い、即
ち、セットアップ特性が悪い。
【００１７】さらに、ラッチ回路５０は、アンド回路５
２ａ〜５２ｆ毎にラッチ部５０ａ〜５０ｆが設けられ、
その回路長に対するラッチ信号の寄生時定数による信号
遅延も無視できなくなっておりデコード部５２の各アン
ド回路５２ａ〜５２ｆ毎の出力差（遅延量）の調整がで
きない。
【００１８】一方、特開平９−１５３２７９号公報の方
式では、外部コマンド入力端子毎に調整ができるもの
の、外部クロック信号に対してのセットアップ・ホール
ドはＤ型フリップフロップ回路で決定される。つまり、
前記したコマンド毎の外部クロック信号に対してのセッ
トアップ・ホールドの調整は特開平９−１５３２７９号
公報の方式ではできない。
【００１９】さらに、Ｄ型フリップフロップ回路の後段
に設けた各コマンドデコード回路の出力をそれぞれラッ
チするラッチ回路のクロック信号は、それぞれ遅延分が
考慮された信号になっているが、これは前記したＤ型フ
リップフロップ回路で決定されたセットアップ・ホール
ドのウィンドウ幅と同じにするしか意味がない。しか
も、コマンドデコード回路毎に設けられた各ラッチ回路
分の数だけクロック信号を生成するクロック信号生成回
路が必要であり、このクロック信号生成回路は入力バッ
ファや多数のインバータ回路を構成する素子の数が比較
的多く必要であることから、多数のコマンドやアドレス
デコードを備えるシンクロナスＤＲＡＭにおいてはチッ
プサイズの増大を招く問題が生じる。
【００２０】本発明は、上記問題点を解消するためにな
されたものであって、その目的は、チップサイズを増大
させることなく簡単な回路構成でデコードされた信号毎
に遅延量を調整することができ、入力端子全体からみた
セットアップ・ホールド特性の不感帯幅を狭くすること
ができる同期型半導体装置及び同期型半導体装置におけ
る入力信号のラッチ方法を提供することにある。
【００２１】
【課題を解決するための手段】請求項１に記載の発明
は、入力信号をデコードするデコード手段と、前記デコ
ード手段から出力されるデコード信号をクロック信号に
同期してラッチするラッチ手段とを備えた同期型半導体
装置であって、前記デコード手段と前記ラッチ手段との
間には、前記デコード信号の遅延時間を調整する遅延時
間調整手段を備えた。
【００２２】請求項２に記載の発明は、入力信号をデコ
ードするための複数のデコード回路と、前記各デコード
回路から出力されるデコード信号をクロック信号に同期
してラッチする複数のラッチ回路とを備えた同期型半導
体装置であって、前記複数のデコード回路と前記複数の
ラッチ回路との間には、前記デコード信号のセットアッ
プ・ホールド特性のバラツキを小さくするように該デコ
ード信号の遅延時間を調整する遅延時間調整回路をそれ
ぞれ備えた。
【００２３】請求項３に記載の発明は、請求項２に記載
の同期型半導体装置において、前記各遅延時間調整回路
では、同期型半導体装置の動作状態に応じて前記各デコ
ード信号の遅延時間が調整されている。
【００２４】請求項４に記載の発明は、請求項２又は３
のいずれか１項に記載の同期型半導体装置において、前
記各遅延時間調整回路は、前記デコード信号を遅延させ
るためのキャパシタを備えている。
【００２５】請求項５に記載の発明は、請求項４に記載
の同期型半導体装置において、前記各遅延時間調整回路
は、前記デコード信号を遅延させるためのキャパシタ
と、該キャパシタを使用又は不使用のいずれかに切り替
える切替手段とを少なくとも一対備え、該切替手段の切
り替えにより遅延時間を可変調整する。
【００２６】請求項６に記載の発明は、請求項４又は５
に記載の同期型半導体装置において、前記キャパシタ
は、ＭＯＳキャパシタである。請求項７に記載の発明
は、請求項２〜６のいずれか１項に記載の同期型半導体
装置において、前記各デコード回路は、前記入力信号を
デコードする際、１つのみが動作するように構成されて
いる。
【００２７】請求項８に記載の発明は、請求項２〜７の
いずれか１項に記載の同期型半導体装置において、前記
各デコード回路は、前記入力信号として同期型半導体記
憶装置を動作させるためのアドレス信号又はコマンド信
号を入力してデコードする。
【００２８】請求項９に記載の発明は、入力信号をデコ
ードするための複数のデコード回路と、前記各デコード
回路から出力されるデコード信号をクロック信号に同期
してラッチする複数のラッチ回路とを備えた同期型半導
体装置における入力信号のラッチ方法であって、前記複
数のデコード回路と前記複数のラッチ回路との間におい
て、前記各デコード信号ののセットアップ・ホールド特
性のバラツキを小さくするように該デコード信号の遅延
時間をそれぞれ調整してラッチさせる。
【００２９】請求項１０に記載の発明は、請求項９に記
載の同期型半導体装置における入力信号のラッチ方法に
おいて、前記各デコード信号の遅延時間の調整は、同期
型半導体装置の動作状態に応じて行われる。 （作用）請求項１に記載の発明によれば、デコード手段
とラッチ手段との間において、入力信号をデコードした
デコード信号の遅延時間が調整され、その遅延時間が調
整されたデコード信号がクロック信号に同期してラッチ
される。つまり、遅延時間を調整する遅延時間調整手段
はデコード手段とラッチ手段との間に設けられるので、
従来のように、比較的多くの素子が必要なクロック信号
生成回路内で遅延時間を調整する形態と比べて回路素子
数が少なくてすむ。そのため、チップサイズを増大させ
ることなく簡単な回路構成でデコードされた信号の遅延
量を調整することができ、入力端子全体からみたセット
アップ・ホールド特性の不感帯幅を狭くすることができ
る。
【００３０】請求項２，９に記載の発明によれば、複数
のデコード回路と複数のラッチ回路との間において、入
力信号に応じた各々のデコード信号のセットアップ・ホ
ールド特性のバラツキが小さくなるように該デコード信
号の遅延時間がそれぞれ調整され、その遅延時間が調整
されたデコード信号がクロック信号に同期してそれぞれ
ラッチされる。つまり、遅延時間を調整する遅延時間調
整回路は入力信号をデコードする複数のデコード回路と
該回路に対応した複数のラッチ回路との間にそれぞれ設
けられる。従って、従来のように、比較的多くの素子が
必要なクロック信号生成回路内で遅延時間を調整する形
態と比べて回路素子数が少なくてすむ。そのため、チッ
プサイズを増大させることなく簡単な回路構成でデコー
ドされた信号毎に遅延量を調整することができ、入力端
子全体からみたセットアップ・ホールド特性の不感帯幅
を狭くすることができる。
【００３１】請求項３，１０に記載の発明によれば、各
デコード信号の遅延時間の調整は同期型半導体装置の動
作状態に応じて行われるので、各動作状態に最適な調整
を行うことができる。
【００３２】請求項４に記載の発明によれば、各遅延時
間調整回路は、デコード信号を遅延させるためのキャパ
シタを備えている。そのため、遅延時間調整回路を簡単
な回路構成とすることができる。
【００３３】請求項５に記載の発明によれば、各遅延時
間調整回路は、デコード信号を遅延させるためのキャパ
シタと、該キャパシタを使用又は不使用のいずれかに切
り替える切替手段とを少なくとも一対備え、該切替手段
の切り替えにより遅延時間を可変調整するように構成さ
れる。従って、遅延時間調整回路を簡単な回路構成で遅
延時間を可変調整可能とすることができる。
【００３４】請求項６に記載の発明によれば、キャパシ
タはＭＯＳキャパシタよりなるので、キャパシタを容易
に設けることができる。請求項７に記載の発明によれ
ば、各デコード回路は、入力信号をデコードする際、１
つのみが動作するように構成されている。そのため、デ
コード回路における消費電力を低減することができる。
【００３５】請求項８に記載の発明によれば、各デコー
ド回路は、入力信号として同期型半導体記憶装置を動作
させるためのアドレス信号又はコマンド信号を入力して
デコードする。そのため、アドレス信号又はコマンド信
号をデコードしたデコード信号のセットアップ・ホール
ド特性のバラツキを小さくでき、入力端子全体からみた
セットアップ・ホールド特性の不感帯幅を狭くすること
ができる。
【００３６】
【発明の実施の形態】以下、本発明をシンクロナスＤＲ
ＡＭのコマンドデコード回路に具体化した一実施形態を
図面に従って説明する。図１は、シンクロナスＤＲＡＭ
のコマンドデコード回路を説明するためブロック回路を
示す。
【００３７】シンクロナスＤＲＡＭは、図示しない外部
装置から外部クロック信号ＣＬＫを入力する外部クロッ
ク信号入力端子Ｔ０、同じく外部装置から外部コマンド
信号を入力する４個の第１〜第４外部コマンド入力端子
Ｔ１〜Ｔ４を備えている。外部装置から出力される外部
コマンド信号は、本実施形態では、チップセレクト信号
ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、コラム
アドレスストローブ信号ＣＡＳＢ及びライトイネーブル
信号ＷＥＢとから構成されている。
【００３８】ちなみに、外部コマンドには、アクティブ
コマンド、リードコマンド、ライトコマンド、プリチャ
ージコマンド、モードレジスタセットコマンドなどがあ
る。なお、ここで、アクティブコマンドは外部からのア
クセス要求に応じてデバイスを活性化し同一サイクルで
行アドレスを図示しない別ルートで取り込み任意のワー
ド線を選択しメモリセルデータをセンスアンプにて増幅
させる動作を意味するコマンドである。リードコマンド
は、アクティブコマンドの動作を受けて続く動作であっ
て、列アドレスを取り込んでメモリセルデータを出力さ
せる動作を意味するコマンドである。ライトコマンド
は、アクティブコマンドの動作を受けて続く動作であっ
て、列アドレスと書き込みデータを取り込み、メモリセ
ルにデータを書き込む動作を意味するコマンドである。
プリチャージコマンドは、アクティブコマンド、リード
コマンド又はライトコマンドの動作を受けて続く動作で
あって、ワード線やビット線を非活性状態に戻しデバイ
ス内部も各ノードを初期化状態に戻す動作を意味するコ
マンドである。モードレジスタセットコマンドは、アク
ティブコマンド、リードコマンド及びライトコマンド等
の動作においてデバイス内部の各回路動作の詳細制御を
行うためのパラメータを設定するコマンドである。そし
て、これら外部コマンドの各内容をコマンドデコード回
路がデコードする。
【００３９】このようなコマンドデコーダ回路は、デコ
ード回路１０と、遅延回路１４と、セットアップ・ホー
ルドラッチ回路１５とを備えている。デコード回路１０
は、４個の第１〜第４入力バッファ１１ａ〜１１ｄと、
５個の第１〜第５アンド回路１２ａ〜１２ｅからなるデ
コード部１２とを備えている。
【００４０】第１入力バッファ１１ａは、その入力端子
が第１外部コマンド入力端子Ｔ１に接続され、その第１
外部コマンド入力端子Ｔ１を介してチップセレクト信号
ＣＳＢを入力する。第２入力バッファ１１ｂは、その入
力端子が第２外部コマンド入力端子Ｔ２に接続され、そ
の第２外部コマンド入力端子Ｔ２を介してロウアドレス
ストローブ信号ＲＡＳＢを入力する。第３入力バッファ
１１ｃは、その入力端子が第３外部コマンド入力端子Ｔ
３に接続され、その第３外部コマンド入力端子Ｔ３を介
してコラムアドレスストローブ信号ＣＡＳＢを入力す
る。第４入力バッファ１１ｄは、その入力端子が第４外
部コマンド入力端子Ｔ４に接続され、その第４外部コマ
ンド入力端子Ｔ４を介してライトイネーブル信号ＷＥＢ
を入力する。
【００４１】第１〜第４入力バッファ１１ａ〜１１ｄ
は、共に同一の回路構成であって、図２に示すように２
個のインバータ回路１３ａ，１３ｂを有し、入力信号に
対して相補信号を出力する。つまり、第１入力バッファ
１１ａは、チップセレクト信号ＣＳＢに対して反転した
信号（反転チップセレクト信号ｃｓｚ）とチップセレク
ト信号ＣＳＢに対して同相の信号（チップセレクト信号
ｃｓｘ）よりなる相補信号ｃｓｚ，ｃｓｘを出力する。
第２入力バッファ１１ｂは、ロウアドレスストローブ信
号ＲＡＳＢに対して反転した信号（反転ロウアドレスス
トローブ信号ｒａｓｚ）とロウアドレスストローブ信号
ＲＡＳＢに対して同相の信号（ロウアドレスストローブ
信号ｒａｓｘ）よりなる相補信号ｒａｓｚ，ｒａｓｘを
出力する。第３入力バッファ１１ｃは、コラムアドレス
ストローブ信号ＣＡＳＢに対して反転した信号（反転コ
ラムアドレスストローブ信号ｃａｓｚ）とコラムアドレ
スストローブ信号ＣＡＳＢに対して同相の信号（コラム
アドレスストローブ信号ｃａｓｘ）よりなる相補信号ｃ
ａｓｚ，ｃａｓｘを出力する。第４入力バッファ１１ｄ
は、ライトイネーブル信号ＷＥＢに対して反転した信号
（反転ライトイネーブル信号ｗｅｚ）とライトイネーブ
ル信号ＷＥＢに対して同相の信号（ライトイネーブル信
号ｗｅｘ）よりなる相補信号ｗｅｚ，ｗｅｘ出力する。
【００４２】第１〜第４入力バッファ１１ａ〜１１ｄか
らそれぞれ出力される信号ｃｓｚ，ｒａｓｚ，ｒａｓ
ｘ，ｃａｓｚ，ｃａｓｘ，ｗｅｚ，ｗｅｘは、第１〜第
５アンド回路１２ａ〜１２ｅからなるデコード部１２に
出力される。つまり、前記外部装置からの外部コマンド
（チップセレクト信号ＣＳＢ、ロウアドレスストローブ
信号ＲＡＳＢ、コラムアドレスストローブ信号ＣＡＳＢ
及びライトイネーブル信号ＷＥＢ）が、このデコード部
１２にてデコードされる。
【００４３】第１アンド回路１２ａは４入力のアンド回
路であって、反転チップセレクト信号ｃｓｚ、反転ロウ
アドレスストローブ信号ｒａｓｚ、コラムアドレススト
ローブ信号ｃａｓｘ及びライトイネーブル信号ｗｅｘを
入力し、これら各信号ｃｓｚ，ｒａｓｚ，ｃａｓｘ，ｗ
ｅｘが共にＨレベルの時にＨレベルのデコード信号Ｄ１
を出力する。
【００４４】第２アンド回路１２ｂは４入力のアンド回
路であって、反転チップセレクト信号ｃｓｚ、反転ロウ
アドレスストローブ信号ｒａｓｚ、コラムアドレススト
ローブ信号ｃａｓｘ及び反転ライトイネーブル信号ｗｅ
ｚを入力し、これら各信号ｃｓｚ，ｒａｓｚ，ｃａｓ
ｘ，ｗｅｚが共にＨレベルの時にＨレベルのデコード信
号Ｄ２を出力する。
【００４５】第３アンド回路１２ｃは４入力のアンド回
路であって、反転チップセレクト信号ｃｓｚ、ロウアド
レスストローブ信号ｒａｓｘ、反転コラムアドレススト
ローブ信号ｃａｓｚ及びライトイネーブル信号ｗｅｘを
入力し、これら各信号ｃｓｚ，ｒａｓｘ，ｃａｓｚ，ｗ
ｅｘが共にＨレベルの時にＨレベルのデコード信号Ｄ３
を出力する。
【００４６】第４アンド回路１２ｄは４入力のアンド回
路であって、反転チップセレクト信号ｃｓｚ、ロウアド
レスストローブ信号ｒａｓｘ、反転コラムアドレススト
ローブ信号ｃａｓｚ及び反転ライトイネーブル信号ｗｅ
ｚを入力し、これら各信号ｃｓｚ，ｒａｓｘ，ｃａｓ
ｚ，ｗｅｚが共にＨレベルの時にＨレベルのデコード信
号Ｄ４を出力する。
【００４７】第５アンド回路１２ｅは４入力のアンド回
路であって、反転チップセレクト信号ｃｓｚ、反転ロウ
アドレスストローブ信号ｒａｓｚ、反転コラムアドレス
ストローブ信号ｃａｓｚ及び反転ライトイネーブル信号
ｗｅｚを入力し、これら各信号ｃｓｚ，ｒａｓｚ，ｃａ
ｓｚ，ｗｅｚが共にＨレベルの時にＨレベルのデコード
信号Ｄ５を出力する。
【００４８】つまり、デコード部１２は、各種の外部コ
マンドに対して第１〜第５アンド回路１２ａ〜１２ｅの
デコード信号Ｄ１〜Ｄ５のうちの１つがＨレベルとなり
他の全てはＬレベルとなるようにデコードする。
【００４９】ちなみに、本実施形態では、アクティブコ
マンドの場合は、デコード信号Ｄ１がＨレベルで、他の
デコード信号Ｄ２〜Ｄ５がＬレベルとなる。プリチャー
ジコマンドの場合は、デコード信号Ｄ２がＨレベルで、
他のデコード信号Ｄ１，Ｄ３〜Ｄ５がＬレベルとなる。
リードコマンドの場合は、デコード信号Ｄ３がＨレベル
で、他のデコード信号Ｄ１，Ｄ２，Ｄ４，Ｄ５がＬレベ
ルとなる。ライトコマンドの場合は、デコード信号Ｄ４
がＨレベルで、他のデコード信号Ｄ１〜Ｄ３，Ｄ５がＬ
レベルとなる。モードレジスタセットコマンドの場合
は、デコード信号Ｄ５がＨレベルで、他のデコード信号
Ｄ１〜Ｄ４がＬレベルとなる。
【００５０】デコード部１２のデコード結果は、遅延回
路１４を介してセットアップ・ホールドラッチ回路１５
に出力される。詳述すると、各アンド回路１２ａ〜１２
ｅのデコード信号Ｄ１〜Ｄ５は、それぞれ対応する遅延
回路１４の第１〜第５可変ディレイ回路１４ａ〜１４ｅ
を介してそれぞれ対応するセットアップ・ホールドラッ
チ回路１５のＳＦＦ回路１５ａ〜１５ｅに出力される。
【００５１】まず、遅延回路１４を説明する前に、セッ
トアップ・ホールドラッチ回路１５を先に説明する。セ
ットアップ・ホールドラッチ回路１５の各ＳＦＦ回路１
５ａ〜１５ｅは、前記外部クロック信号入力端子Ｔ０が
入力する外部装置からの外部クロック信号ＣＬＫに同期
して各可変ディレイ回路１４ａ〜１４ｅを介して入力さ
れたデコード信号Ｄ１〜Ｄ４をラッチする。
【００５２】外部クロック信号入力端子Ｔ０に入力され
た外部クロック信号ＣＬＫは、クロックバッファ２０に
入力される。クロックバッファ２０は、外部クロック信
号ＣＬＫと同相の内部クロック信号ｃｌｋをセットアッ
プ・ホールドラッチ回路１５の各ＳＦＦ回路１５ａ〜１
５ｅに出力する。
【００５３】各ＳＦＦ回路１５ａ〜１５ｅは、共に同一
の回路構成であって、図４に示すように、２個のラッチ
部２１ａ，２１ｂ、２個のトランスファーゲート２２
ａ，２２ｂ及びインバータ回路よりなる２個の反転回路
２３，２４を備えている。
【００５４】第１ラッチ部２１ａは２個のインバータ回
路よりなり、その入力端子は第１トランスファーゲート
２２ａ及び反転回路２３を介してＳＦＦ回路１５ａ〜１
５ｅの入力端子Ｐｉｎに接続されている。第１ラッチ部
２１ａの出力端子は第２トランスファーゲート２２ｂを
介して第２ラッチ部２１ｂの入力端子に接続されてい
る。第２ラッチ部２１ｂは２個のインバータ回路よりな
り、その出力端子はＳＦＦ回路１５ａ〜１５ｅの出力端
子Ｐｏｕｔを介して図示しない内部回路に接続されてい
る。
【００５５】第１トランスファーゲート２２ａは、Ｐチ
ャネルＭＯＳ（ＰＭＯＳ）トランジスタＱ１とＮチャネ
ルＭＯＳ（ＮＭＯＳ）トランジスタＱ２とからなる。そ
して、ＰＭＯＳトランジスタＱ１のゲートには内部クロ
ック信号ｃｌｋが入力され、ＮＭＯＳトランジスタＱ２
のゲートには反転回路２４を介して内部クロック信号ｃ
ｌｋが入力される。
【００５６】第２トランスファーゲート２２ｂは、同じ
くＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ
４とからなる。そして、ＰＭＯＳトランジスタＱ３のゲ
ートには反転回路２４を介して内部クロック信号ｃｌｋ
が入力され、ＮＭＯＳトランジスタＱ４のゲートには内
部クロック信号ｃｌｋが入力される。
【００５７】従って、内部クロック信号ｃｌｋがＬレベ
ルのとき第１トランスファーゲート２２ａが開き（第２
トランスファーゲート２２ｂは閉じている）、第１ラッ
チ部２１ａは反転回路２３を介してデコード信号を入力
し保持する。そして、内部クロック信号ｃｌｋがＬレベ
ルからＨレベルになるとき第２トランスファーゲート２
２ｂが開き（第１トランスファーゲート２２ａは閉じて
いる）、第２ラッチ部２１ｂは前記第１ラッチ部２１ａ
が保持した内容を入力し保持する。
【００５８】つまり、内部クロック信号ｃｌｋがＬレベ
ルからＨレベルに立ち上がると、各ＳＦＦ回路１５ａ〜
１５ｅの第２ラッチ部２１ｂは、それぞれ対応するデコ
ード信号Ｄ１〜Ｄ５をそれぞれ対応する遅延回路１４の
第１〜第５可変ディレイ回路１４ａ〜１４ｅを介してラ
ッチすることになる。
【００５９】そして、内部クロック信号ｃｌｋのＨレベ
ルへの立ち上がりに応答して、デコード部１２の検出結
果（各アンド回路１２ａ〜１２ｅが出力するデコード信
号Ｄ１〜Ｄ５）が確実に保持されるために、遅延回路１
４の第１〜第５可変ディレイ回路１４ａ〜１４ｅにおい
てセットアップ・ホールド時間の調整が行われる。この
セットアップ・ホールド時間の調整は、遅延回路１４に
よって調整される。
【００６０】次に、デコード部１２とセットアップ・ホ
ールドラッチ回路１５との間に設けたセットアップ・ホ
ールド時間を調整するための遅延回路１４について説明
する。遅延回路１４は５個の第１〜第５可変ディレイ回
路１４ａ〜１４ｅを有している。
【００６１】第１可変ディレイ回路１４ａは、第１アン
ド回路１２ａからのデコード信号Ｄ１を入力し、同デコ
ード信号Ｄ１をそのまま、若しくは遅延させて第１ＳＦ
Ｆ回路１５ａに出力する。第２可変ディレイ回路１４ｂ
は、第２アンド回路１２ｂからのデコード信号Ｄ２を入
力し、同デコード信号Ｄ２をそのまま、若しくは遅延さ
せて第２ＳＦＦ回路１５ｂに出力する。第３可変ディレ
イ回路１４ｃは、第３アンド回路１２ｃからのデコード
信号Ｄ３を入力し、同デコード信号Ｄ３をそのまま、若
しくは遅延させて第３ＳＦＦ回路１５ｃに出力する。第
４可変ディレイ回路１４ｄは、第４アンド回路１２ｄか
らのデコード信号Ｄ４を入力し、同デコード信号Ｄ４を
そのまま、若しくは遅延させて第４ＳＦＦ回路１５ｄに
出力する。第５可変ディレイ回路１４ｅは、第５アンド
回路１２ｅからのデコード信号Ｄ５を入力し、同デコー
ド信号Ｄ５をそのまま、若しくは遅延させて第５ＳＦＦ
回路１５ｅに出力する。
【００６２】第１〜第５可変ディレイ回路１４ａ〜１４
ｅは、共に同一の回路構成であって、図３に示すよう
に、２個のＭＯＳトランジスタよりなるスイッチ素子１
６ａ，１６ｂと２個のＭＯＳキャパシタ１７ａ，１７ｂ
を備えている。そして、スイッチ素子１６ａとＭＯＳキ
ャパシタ１７ａとからなる直列回路と、スイッチ素子１
６ｂとＭＯＳキャパシタ１７ｂとからなる直列回路が、
それぞれアンド回路１２ａ〜１２ｅとＳＦＦ回路１５ａ
〜１５ｅを結ぶ信号線１８とグランドとの間に接続され
ている。
【００６３】各可変ディレイ回路１４ａ〜１４ｅは、各
可変ディレイ回路１４ａ〜１４ｅ毎にそれぞれのデコー
ド信号Ｄ１〜Ｄ５を遅延させる時間、即ち、セットアッ
プ・ホールド時間が調整されている。つまり、各可変デ
ィレイ回路１４ａ〜１４ｅは、スイッチ素子１６ａ，１
６ｂをオン・オフさせることによって遅延時間をそれぞ
れ調整させている。詳述すると、スイッチ素子１６ａ，
１６ｂを共にオフすると最も短い遅延時間に、スイッチ
素子１６ａ，１６ｂを共にオンにすると最も長い遅延時
間に、スイッチ素子１６ａ，１６ｂのいずれか一方をオ
フ、他方をオンにすると中間の遅延時間に調整すること
ができる。
【００６４】各可変ディレイ回路１４ａ〜１４ｅの遅延
時間（セットアップ・ホールド時間）の調整は、本実施
形態では以下のように行っている。本実施形態では、各
種の外部コマンドに対して第１〜第５アンド回路１２ａ
〜１２ｅの１つのみが動作、即ち該回路１２ａ〜１２ｅ
のデコード信号Ｄ１〜Ｄ５のうちの１つがＨレベルとな
り他の全てはＬレベルとなることに着目して、外部コマ
ンド毎にＨレベルとなるデコード信号をラッチするＳＦ
Ｆ回路１５ａ〜１５ｅが同Ｈレベルのデコード信号を内
部クロック信号ｃｌｋで確実に保持できるか試験を行
う。そして、内部クロック信号ｃｌｋでＨレベルのデコ
ード信号を確実に保持できるように、当該ＳＦＦ回路１
５ａ〜１５ｅの前段にある可変ディレイ回路１４ａ〜１
４ｅの遅延時間が決定されている。
【００６５】ちなみに、本実施形態では、外部コマンド
がアクティブコマンドの場合は、デコード信号Ｄ１のみ
がＨレベルになる。そのため、試験モードにおいて、外
部クロック信号ＣＬＫとともにアクティブコマンドの外
部コマンドをシンクロナスＤＲＡＭに入力して、第１Ｓ
ＦＦ回路１５ａが内部クロック信号ｃｌｋでＨレベルの
デコード信号Ｄ１が確実に保持できるように、第１可変
ディレイ回路１４ａの遅延時間が調整されている。
【００６６】外部コマンドがプリチャージコマンドの場
合は、デコード信号Ｄ２のみがＨレベルになる。そのた
め、試験モードにおいて、外部クロック信号ＣＬＫとと
もにプリチャージコマンドの外部コマンドをシンクロナ
スＤＲＡＭに入力して、第２ＳＦＦ回路１５ｂが内部ク
ロック信号ｃｌｋでＨレベルのデコード信号Ｄ２を確実
に保持できるように、第２可変ディレイ回路１４ｂの遅
延時間が調整されている。
【００６７】外部コマンドがリードコマンドの場合は、
デコード信号Ｄ３のみがＨレベルになる。そのため、試
験モードにおいて、外部クロック信号ＣＬＫとともにリ
ードコマンドの外部コマンドをシンクロナスＤＲＡＭに
入力して、第３ＳＦＦ回路１５ｃが内部クロック信号ｃ
ｌｋでＨレベルのデコード信号Ｄ３を確実に保持できる
ように、第３可変ディレイ回路１４ｃの遅延時間が調整
されている。
【００６８】外部コマンドがライトコマンドの場合は、
デコード信号Ｄ４のみがＨレベルになる、そのため、試
験モードにおいて、外部クロック信号ＣＬＫとともにラ
イトコマンドの外部コマンドをシンクロナスＤＲＡＭに
入力して、第４ＳＦＦ回路１５ｄが内部クロック信号ｃ
ｌｋでＨレベルのデコード信号Ｄ４を確実に保持できる
ように、第４可変ディレイ回路１４ｄの遅延時間が調整
されている。
【００６９】外部コマンドがモードレジスタセットコマ
ンドの場合は、デコード信号Ｄ５のみがＨレベルにな
る。そのため、試験モードにおいて、外部クロック信号
ＣＬＫとともにモードレジスタセットコマンドの外部コ
マンドをシンクロナスＤＲＡＭに入力して、第５ＳＦＦ
回路１５ｅが内部クロック信号ｃｌｋでＨレベルのデコ
ード信号Ｄ５を確実に保持できるように、第５可変ディ
レイ回路１４ｅの遅延時間が調整されている。
【００７０】ここで、外部コマンド入力端子Ｔ１〜Ｔ４
の遷移からアンド回路１２ａ〜１２ｅのデコード結果が
遷移するまでの遅延量（遅延時間）は、アンド回路１２
ａ〜１２ｅのデコード信号Ｄ１〜Ｄ５のなかで相違する
とともに、それぞれのデコード信号Ｄ１〜Ｄ５の遅延量
（遅延時間）においても外部コマンド入力端子Ｔ１〜Ｔ
４の遷移状態（ＨレベルからＬレベル又はＬレベルから
Ｈレベル）によって変化する。
【００７１】又、デバイスの動作ノイズ（例えば電源電
圧の変動等）状態によっても、デコード信号Ｄ１〜Ｄ５
の遅延量（遅延時間）は変化する。つまり、デコード信
号Ｄ１〜Ｄ５が遷移する時のデバイスの動作状態が異な
る場合、実質的に、デコード信号毎に遅延量のノイズ起
因変化量が異なる。即ち、モードレジスタセットコマン
ドや、セルフリフレッシュコマンド等はデバイスがデバ
イス内の動作ノイズが小さいアイドル状態で入力され
る。これに対して、アクティブコマンドや、リード・ラ
イトコマンド、プリチャージコマンド等はデバイスがア
クティブな状態で入力されるので、デバイス内の動作ノ
イズは大きい。その結果、アクティブコマンドや、リー
ド・ライトコマンド、プリチャージコマンド等では、デ
コード部１２の各アンド回路１２ａ〜１２ｅでのセット
アップ・ホールド時間のノイズ起因変化量はモードレジ
スタセットコマンドや、セルフリフレッシュコマンド等
のときより大きい。つまり、各処理コマンド間のセット
アップ・ホールド特性のバラツキは大きい。
【００７２】本実施形態のコマンドデコード回路では、
上記したようなバラツキを小さくしてＳＦＦ回路１５ａ
〜１５ｅがＨレベルのデコード信号を内部クロック信号
ｃｌｋで確実に保持できるように各可変ディレイ回路１
４ａ〜１４ｅによって遅延時間（セットアップ・ホール
ド時間）が調整されるので、外部コマンド入力端子Ｔ１
〜Ｔ４全体からみたセットアップ・ホールドの不感帯幅
を狭くすることができる。
【００７３】次に、上記のように構成したシンクロナス
ＤＲＡＭの特徴を以下に記載する。 （１）本実施形態では、第１〜第５可変ディレイ回路１
４ａ〜１４ｅをデコード回路１０とセットアップ・ホー
ルドラッチ回路１５の間に設けた。従って、従来のよう
に、比較的多くの素子が必要なクロック信号生成回路内
で遅延時間を調整する形態と比べて回路素子数が少なく
てすむので、チップサイズを増大させることなく簡単な
回路構成とすることができる。しかも、デコードされた
信号毎に遅延量を調整することができるので、入力端子
Ｔ１〜Ｔ４全体からみたセットアップ・ホールド特性の
不感帯幅を狭くすることができる。
【００７４】（２）本実施形態では、第１〜第５可変デ
ィレイ回路１４ａ〜１４ｅをデコード回路１０とセット
アップ・ホールドラッチ回路１５の間に設け、各コマン
ド毎に対応する可変ディレイ回路１４ａ〜１４ｅの遅延
時間（セットアップ・ホールド時間）を調整するように
した。従って、シンクロナスＤＲＡＭがコマンド毎の動
作状態に基づく動作ノイズ（電源電圧の変動等）状態が
異なっても、各動作状態に最適な調整を行うことができ
る。その結果、各コマンド間のセットアップ・ホールド
特性のバラツキが大きくても、確実にデコード結果をラ
ッチすることができる。
【００７５】（３）本実施形態のディレイ回路１４ａ〜
１４ｅは、スイッチ素子１６ａ，１６ｂ及びＭＯＳキャ
パシタ１７ａ，１７ｂにより遅延時間を可変調整可能に
構成されている。従って、簡単な構成で遅延時間の微調
整を行うことができる。しかも、ＭＯＳキャパシタ１７
ａ，１７ｂは容易に設けることができる。
【００７６】（４）本実施形態では、各種の外部コマン
ドに対して第１〜第５アンド回路１２ａ〜１２ｅの１つ
のみが動作するように構成されている。そのため、デコ
ード部１２における消費電力を低減することができる。
しかも、各アンド回路１２ａ〜１２ｅの後段に設けた各
ディレイ回路１４ａ〜１４ｅも各アンド回路１２ａ〜１
２ｅに対応したディレイ回路１４ａ〜１４ｅのみが動作
するので、該ディレイ回路１４ａ〜１４ｅにおいても消
費電力を低減することができる。
【００７７】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態では、図２に示すように、相補信号を出
力するように２つのインバータ回路で構成した入力バッ
ファ１１ａ〜１１ｄを用いたが、単相信号を出力するよ
うに構成した入力バッファを用いてもよい。又、入力バ
ッファ内にディレイ回路を備えていてもよい。又、外部
信号のレベル変換が必要なければ、入力バッファを省略
してもよい。
【００７８】○上記実施形態では、アンド回路１２ａ〜
１２ｅにてデコード部１２を構成したが、その他の論理
回路によりデコード部を構成してもよい。 ○上記実施形態では、図３に示すように可変ディレイ回
路１４ａ〜１４ｅをスイッチ素子１６ａ，１６ｂ及びＭ
ＯＳキャパシタ１７ａ，１７ｂで構成したが、この構成
に限定されるものではない。例えば、スイッチ素子１６
ａ，１６ｂに替えて、ヒューズを用いてもよい。このヒ
ューズは、使用しないＭＯＳキャパシタ１７ａ，１７ｂ
側がレーザにより切断される。又、ＭＯＳキャパシタ１
７ａ，１７ｂ以外のキャパシタを用いてもよい。又、イ
ンバータ回路を用いたディレイ回路やセットリセット遅
延回路を用いてもよい。
【００７９】○上記実施形態では、図４に示すように、
各ＳＦＦ回路１５ａ〜１５ｅは内部クロック信号ｃｌｋ
がＬレベルからＨレベルに立ち上がると、遅延回路１４
を介して入力されたデコード信号Ｄ１〜Ｄ５をラッチす
るように構成したが、この構成に限定されるものではな
い。例えば、内部クロック信号ｃｌｋの立下りに基づい
てラッチするようにしてもよい。
【００８０】○上記実施形態では、シンクロナスＤＲＡ
Ｍのコマンドデコーダ回路に実施したが、該ＤＲＡＭの
アドレスデコード回路や、各種のテストモード判定回路
などに実施してもよい。例えば、アドレスデコード回路
に実施した一例を図５に示す。
【００８１】図５において、アドレスデコーダ回路は、
デコード回路３０、遅延回路３３及びセットアップ・ホ
ールドラッチ回路３４を備えている。デコード回路３０
は、第１，第２入力バッファ３１ａ，３１ｂ及び第１〜
第４アンド回路３２ａ〜３２ｄからなる。第１，第２入
力バッファ３１ａ，３１ｂは、それぞれ対応する第１，
第２外部アドレス入力端子Ｔ１１，Ｔ１２から外部アド
レス信号ＢＡ０，ＢＡ１が入力され、各入力バッファ３
１ａ，３１ｂは相補のアドレス信号ｂａ０ｘ，ｂａ０
ｚ，ｂａ１ｘ，ｂａ１ｚを出力する。第１〜第４アンド
回路３２ａ〜３２ｄは２入力のアンド回路であって、そ
れぞれ異なる組み合わせのアドレス信号ｂａ０ｘ，ｂａ
０ｚ，ｂａ１ｘ，ｂａ１ｚを入力し、入力したアドレス
信号ｂａ０ｘ，ｂａ０ｚ，ｂａ１ｘ，ｂａ１ｚが共にＨ
レベルの時にＨレベルのデコード信号Ｄ１１〜Ｄ１４を
出力する。
【００８２】遅延回路３３は、上記実施形態と同一構成
の第１〜第４可変ディレイ回路３３ａ〜３３ｄからな
る。又、セットアップ・ホールドラッチ回路３４は、上
記実施形態と同一構成の第１〜第４ＳＦＦ回路３４ａ〜
３４ｄからなる。そして、ラッチ回路３４の各ＳＦＦ回
路３４ａ〜３４ｄは、外部クロック信号ＣＬＫに同期し
て各可変ディレイ回路３３ａ〜３３ｄを介してデコード
信号Ｄ１〜Ｄ４をラッチする。
【００８３】尚、この形態においても入力バッファ３１
ａ，３１ｂ内のインバータ回路の段数の違いから外部ア
ドレス間にはセットアップ・ホールド特性のバラツキが
ある。そのため、内部クロック信号ｃｌｋのＨレベルへ
の立ち上がりに応答して、デコード部３２の検出結果
（各アンド回路３２ａ〜３２ｄが出力するデコード信号
Ｄ１１〜Ｄ１４）が確実に保持されるために、遅延回路
３３の各可変ディレイ回路３３ａ〜３３ｄにおいて上記
実施形態同様の手法によりセットアップ・ホールド時間
の調整が行われる。
【００８４】○上記実施形態のシンクロナスＤＲＡＭ
は、それ単体であってもよく、またロジックと混載した
半導体装置上に備えられるものであってもよい。
【００８５】
【発明の効果】以上詳述したように、本発明によれば、
チップサイズを増大させることなく簡単な回路構成でデ
コードされた信号毎に遅延量を調整することができ、入
力端子全体からみたセットアップ・ホールド特性の不感
帯幅を狭くすることができる同期型半導体装置及び同期
型半導体装置における入力信号のラッチ方法を提供する
ことができる。
【図面の簡単な説明】
【図１】 本実施形態のシンクロナスＤＲＡＭのコマン
ドデコード回路を説明するためのブロック図である。
【図２】 入力バッファの回路図である。
【図３】 可変ディレイ回路の回路図である。
【図４】 ＳＦＦ回路の回路図である。
【図５】 別例におけるシンクロナスＤＲＡＭのアドレ
スデコード回路を説明するためのブロック図である。
【図６】 従来のデコード回路及びラッチ回路を説明す
るためのブロック図である。
【図７】 入力バッファの回路図である。
【符号の説明】
１０，３０ デコード回路（デコード手段） １２ａ〜１２ｅ，３２ａ〜３２ｄ アンド回路（デコー
ド回路） １４，３３ 遅延回路（遅延時間調整手段） １４ａ〜１４ｅ，３３ａ〜３３ｄ 可変ディレイ回路
（遅延時間調整回路） １５，３４ セットアップ・ホールドラッチ回路（ラッ
チ手段） １５ａ〜１５ｅ，３４ａ〜３４ｄ ＳＦＦ回路（ラッチ
回路） １６ａ，１６ｂ スイッチ素子（切替手段） １７ａ，１７ｂ ＭＯＳキャパシタ（キャパシタ） ＢＡ０，ＢＡ１ 外部アドレス信号（入力信号） ＣＳＢ チップセレクト信号（入力信号） ＲＡＳＢ ロウアドレスストローブ信号（入力信号） ＣＡＳＢ コラムアドレスストローブ信号（入力信号） ＷＥＢ ライトイネーブル信号（入力信号） Ｄ１〜Ｄ５，Ｄ１１〜Ｄ１４ デコード信号 ＣＬＫ クロック信号
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Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力信号をデコードするデコード手段
    と、 前記デコード手段から出力されるデコード信号をクロッ
    ク信号に同期してラッチするラッチ手段とを備えた同期
    型半導体装置であって、 前記デコード手段と前記ラッチ手段との間には、前記デ
    コード信号の遅延時間を調整する遅延時間調整手段を備
    えたことを特徴とする同期型半導体装置。
  2. 【請求項２】 入力信号をデコードするための複数のデ
    コード回路と、 前記各デコード回路から出力されるデコード信号をクロ
    ック信号に同期してラッチする複数のラッチ回路とを備
    えた同期型半導体装置であって、 前記複数のデコード回路と前記複数のラッチ回路との間
    には、前記デコード信号のセットアップ・ホールド特性
    のバラツキを小さくするように該デコード信号の遅延時
    間を調整する遅延時間調整回路をそれぞれ備えたことを
    特徴とする同期型半導体装置。
  3. 【請求項３】 請求項２に記載の同期型半導体装置にお
    いて、 前記各遅延時間調整回路では、同期型半導体装置の動作
    状態に応じて前記各デコード信号の遅延時間が調整され
    ていることを特徴とする同期型半導体装置。
  4. 【請求項４】 請求項２又は３のいずれか１項に記載の
    同期型半導体装置において、 前記各遅延時間調整回路は、前記デコード信号を遅延さ
    せるためのキャパシタを備えていることを特徴とする同
    期型半導体装置。
  5. 【請求項５】 請求項４に記載の同期型半導体装置にお
    いて、 前記各遅延時間調整回路は、前記デコード信号を遅延さ
    せるためのキャパシタと、該キャパシタを使用又は不使
    用のいずれかに切り替える切替手段とを少なくとも一対
    備え、該切替手段の切り替えにより遅延時間を可変調整
    することを特徴とする同期型半導体装置。
  6. 【請求項６】 請求項４又は５に記載の同期型半導体装
    置において、 前記キャパシタは、ＭＯＳキャパシタであることを特徴
    とする同期型半導体装置。
  7. 【請求項７】 請求項２〜６のいずれか１項に記載の同
    期型半導体装置において、 前記各デコード回路は、前記入力信号をデコードする
    際、１つのみが動作するように構成されていることを特
    徴とする同期型半導体装置。
  8. 【請求項８】 請求項２〜７のいずれか１項に記載の同
    期型半導体装置において、 前記各デコード回路は、前記入力信号として同期型半導
    体記憶装置を動作させるためのアドレス信号又はコマン
    ド信号を入力してデコードすることを特徴とする同期型
    半導体装置。
  9. 【請求項９】 入力信号をデコードするための複数のデ
    コード回路と、前記各デコード回路から出力されるデコ
    ード信号をクロック信号に同期してラッチする複数のラ
    ッチ回路とを備えた同期型半導体装置における入力信号
    のラッチ方法であって、 前記複数のデコード回路と前記複数のラッチ回路との間
    において、前記各デコード信号のセットアップ・ホール
    ド特性のバラツキを小さくするように該デコード信号の
    遅延時間をそれぞれ調整してラッチさせることを特徴と
    する同期型半導体装置における入力信号のラッチ方法。
  10. 【請求項１０】 請求項９に記載の同期型半導体装置に
    おける入力信号のラッチ方法において、 前記各デコード信号の遅延時間の調整は、同期型半導体
    装置の動作状態に応じて行われることを特徴とする同期
    型半導体装置における入力信号のラッチ方法。
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