JPH1041807A - Ｃｍｏｓ集積回路の動作特性の最適化 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳ集積回路（１２）の動作特性を最適
化する方式（１０）を提供する。 【解決手段】 集積回路は、共通基板上に形成した少な
くとも一つのｎ−チャネルトランジスタ（１８）と少な
くとも一つのｐ−チャネルトランジスタ（１６）および
共通基板に結合した制御手段（１４）を有する。ｎ−チ
ャネルトランジスタ（１８）とｐ−チャネルトランジス
タ（１６）は、各々共通基板に印加した電圧バイアスを
変化させて調節できるしきい値電圧を有し、制御手段
（１４）は、待機モードでの集積回路（１２）中の漏洩
電流を減少し、動作モードでの集積回路（１２）の性能
を増大するために共通基板に変化する電圧バイアスを印
加するように動作できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に関し、
特にＣＭＯＳ集積回路の動作特性の最適化に関する。

【０００２】

【従来の技術】電子回路が相補形金属酸化物半導体（Ｃ
ＭＯＳ）技術を使用して実現されるとき、性能と電力の
間にはトレードオフがある。このトレードオフは、回路
を形成するために使用したトランジスタのしきい値電圧
に関係する。典型的なｎ−チャネルトランジスタのしき
い値電圧は正の数値であり、典型的なｐ−チャネルトラ
ンジスタのしきい値電圧は負の数値である。しかしなが
ら、当業者は、いくつかの場合に、ｎ−チャネルトラン
ジスタのしきい値電圧が負の数値でありかつｐ−チャネ
ルトランジスタのしきい値電圧が正の数値でありうるこ
とを認めている。名目上は、トランジスタのしきい値電
圧は、トランジスタを導通状態にする、すなわちターン
オンするために、さもなくばトランジスタがターンオフ
されるためにトランジスタのゲートに印加されなければ
ならない最小電圧である。しかしながら、さらに詳しく
は、ゲート対ソース電圧のために指数的に低下するサブ
スレショルド電流が、しきい値電圧以下のゲート電圧の
ためにトランジスタを通って依然として流れうる。比較
的低いしきい値電流は、比較的大量の駆動電流をトラン
ジスタを通って流れさせる。大きな駆動電流は、トラン
ジスタの出力電圧の高低間の遷移を迅速にさせる。迅速
な遷移は、回路に対する高い性能と相関関係がある。し
かしながら、低いしきい値電圧もまた、ソース電圧に対
するゲートが０に近いとき、大量の漏洩電流は、回路に
不必要に電力消費をもたらすから望ましくない。代わり
に、トランジスタが高いしきい値電圧を有するならば、
ほんの少量の漏洩電流がトランジスタを通って流れるだ
けであるが、駆動電流もまた制限される。しきい値電圧
の選択における電力と性能のこのトレードオフは、供給
電圧値が低下するにつれていっそう顕著になる。

【０００３】完全空乏トランジスタのしきい値電圧は、
トランジスタが形成される基板に、異なるバイアス電圧
を印加して低くまたは高くでき、それによりトランジス
タを通って流れる漏洩電流に影響を及ぼす。典型的なｎ
−チャネルトランジスタに関して、基板に印加されたよ
り正の電圧バイアスはトランジスタのしきい値電圧を低
下する（普通はしきい値電圧の絶対値が減少するという
意味において、しかしまた０から負の数値に遷移すると
いう意味において）。これにより駆動電流をトランジス
タを通ってさらに多く流れさせるがまたサブスレショル
ド漏洩電流も増加する。基板に印加されたより負の電圧
バイアスは、典型的なｎ−チャネルトランジスタのしき
い値電圧を上昇させる（普通はしきい値電圧の絶対値を
増加するという意味において、しかしまた０から正の数
値に遷移するという意味において）。これによりトラン
ジスタを通って流れる漏洩電流の量を減少するが、一方
また駆動電流も低下する。典型的なｐ−チャネルトラン
ジスタに関して、基板に印加されたより正の電圧バイア
スはしきい値電圧を上昇させ（普通はしきい値電圧の絶
対値が増加するという意味において）そしてより負の電
圧バイアスはそのしきい値電圧を低下させる（普通はし
きい値電圧の絶対値が減少するという意味において）。

【０００４】典型的に、従来のＣＭＯＳ回路の性能およ
び漏洩電流は、回路が形成されるｎ−チャネルおよびｐ
−チャネル両トランジスタによって決まっていた。これ
らの従来の回路は、ｎ−チャネルおよびｐ−チャネルト
ランジスタのしきい値が、あらかじめ決定したレベル以
上の漏洩電流を防止するのに十分であるが、一方また最
大量の駆動電流をトランジスタを通って流れさせるよう
に設計されていた。漏洩電流があらかじめ決定したレベ
ルを超えることを防止するために、ｎ−チャネルトラン
ジスタのしきい値電圧は一般に正の数値で、ｐ−チャネ
ルトランジスタのしきい値電圧は一般に負の数値であ
り、二つのしきい値電圧は実質的に等量であった。次い
で回路は、公称値の予期した範囲内のトランジスタのし
きい値で動作するように設計された。

【０００５】完全空乏シリコン−オン−インシュレータ
（ＳＯＩ）トランジスタのしきい値電圧は基板バイアス
により調節できることが認められてきた（上記で議論し
たように）が、そのようなバイアスは従来のＣＭＯＳ回
路の性能と電力の間のトレードオフを改善するのに使用
されなかった。さらに具体的に、ｎ−チャネルおよびｐ
−チャネル完全空乏トランジスタを同一基板上に形成し
たならば、共通基板バイアスに対する変化は、ｎ−チャ
ネルおよびｐ−チャネルトランジスタの電力／性能トレ
ードオフに反対の効果を生じたであろう。例えば、１
０．０ボルトの電圧バイアスを基板に印加したならば、
ｎ−チャネルトランジスタのしきい値電圧を低下させ、
ｐ−チャネルトランジスタのしきい値電圧は上昇した。
このように、いっそう多い駆動電流がｎ−チャネルトラ
ンジスタを通って流れ得たが、いっそう少ない駆動電流
がｐ−チャネルトランジスタを通って流れることができ
た。したがって従来のＣＭＯＳ回路中の駆動電流は実質
的に増加しなかった。同様の方法で、−１０．０ボルト
の電圧バイアスを基板に印加したならば、ｎ−チャネル
トランジスタのしきい値電圧を上昇させ、ｐ−チャネル
トランジスタのしきい値電圧は低下した。したがって、
ｎ−チャネルトランジスタを通って流れる漏洩電流は減
少したが、ｐ−チャネルトランジスタ中の漏洩電流は増
加した。このように、ＣＭＯＳ回路内の全体の漏洩電流
は実質的に減少しなかった。したがって、従来のＣＭＯ
Ｓ回路において、共通基板電圧の使用は、異なる様式の
動作の間のしきい値電圧を調節するために有効であると
は以前には考えられなかった。

【０００６】

【発明が解決しようとする課題】したがって、ＣＭＯＳ
回路の性能と電力の間のトレードオフを実質的に減少す
る方法に対する必要性が起こってきた。

【０００７】

【課題を解決するための手段】本発明により、従来のＣ
ＭＯＳ回路に伴なう不利益および問題は本質的に減少ま
たは除去された。

【０００８】本発明によれば、ＣＭＯＳ集積回路の動作
特性を最適化するシステムが提供される。集積回路は、
共通基板上に形成された少なくとも一つのｎ−チャネル
トランジスタと少なくとも一つのｐ−チャネルトランジ
スタを有する。ｎ−チャネルおよびｐ−チャネルトラン
ジスタは、各々、共通基板に印加された電圧バイアスを
変化させることで調節可能なしきい値電圧を有する。制
御手段は共通基板に結合する。制御手段は、待機モード
での集積回路中の漏洩電流を減少し、動作モードでの集
積回路の性能を増大するために共通基板に変化する電圧
バイアスを印加するように動作可能である。

【０００９】本発明の重要な技術的利点は、本発明によ
って形成したＣＭＯＳ回路が、動作の一つのモードで高
い性能を、もう一つのモードで低い待機電流を有しうる
ことである。本発明のもう一つの重要な技術的利点は、
基板バイアス電圧が性能と電力の間のトレードオフを向
上するために使用できることである。本発明のさらに別
の重要な技術的利点は、ＣＭＯＳ回路の性能を向上する
ためのブースタトランジスタの使用である。

【００１０】ここで、本発明およびその利点を更によく
理解するために、添付する図面に関連させて以下の説明
を参照する。

【００１１】

【発明の実施の形態】本発明の好ましい実施態様とその
利点は、図１−３を参照して最も良く理解できる。各図
のほぼ同じおよび対応するものにはほぼ同じ符号を使用
した。

【００１２】多くの場合に、ＣＭＯＳ論理回路の性能
は、回路の性能に最も重要（すなわち、クリティカルパ
ス）な論理シーケンス内のトランジスタがトランジスタ
の一つの型により支配されるために、ｎ−チャネルかｐ
−チャネル駆動電流のいずれかにいっそう依存する。ｎ
−チャネル駆動電流（単位幅当り）は、ｐ−チャネル駆
動電流（単位幅当り）よりも一般的に２−３倍大きいた
めに、いくつかの場合において、ＣＭＯＳ論理回路の性
能は、ｎ−チャネルトランジスタにいっそう依存する回
路内に遅れを作ることにより最適化されている。例え
ば、ＣＭＯＳ ＮＡＮＤゲートは、そのようなゲート内
のクリティカルパスが普通は一連のｎ−チャネルトラン
ジスタよりなるから、ｎ−チャネルトランジスタにいっ
そう依存するようにされる。他の場合には、ＣＭＯＳ回
路の性能は、遅れがｐ−チャネルトランジスタにいっそ
う依存するように回路を形成することにより最適化可能
である。例えば、ＣＭＯＳ ＮＯＲゲートの性能は、Ｎ
ＯＲゲート内のクリティカルパスが普通は一連のｐ−チ
ャネルトランシスタよりなるから、典型的にｐ−チャネ
ルトランジスタにいっそう依存する。しかしながら、性
能がｐ−チャネルトランジスタにいっそう依存するとき
は、ｐ−チャネルトランジスタの幅は、ｐ−チャネルト
ランジスタに固有の低い駆動電流を補償するためにｎ−
チャネルトランジスタの幅よりも広く作られる。

【００１３】本発明の一面によれば、ＣＭＯＳ回路とそ
のトランジスタは、共通基板バイアスがｎ−チャネルお
よびｐ−チャネルトランジスタの両方のしきい値電圧を
変化させるために回路に印加されるとき、電力と性能の
間のトレードオフが減少するように設計できる。言い替
えれば、回路とトランジスタは、集積回路の基板に印加
した異なる電圧バイアスが、交互に回路の性能を向上
し、電力消費を減少するように形成される。このよう
に、一実施態様において、ＣＭＯＳ回路は、動作モード
の動作において、実質的に不均衡にされた（例えば、ｐ
−チャネルトランジスタのＶｔの大きさがｎ−チャネル
トランジスタのＶｔの大きさよりも大きい）ｐ−チャネ
ルおよびｎ−チャネルトランジスタのしきい値電圧によ
って動作するように設計され、次いで待機モードの動作
において、漏洩電流を減少させるため、共通基板バイア
スがしきい値電圧の大きさがいっそう平衡するように使
用され（例えば、ｎ−チャネルトランジスタのしきい値
電圧のＶｔの大きさを上昇させ、一方ｐ−チャネルトラ
ンジスタのしきい値電圧の大きさを低下させる）もう一
つの実施態様において、ＣＭＯＳ回路は、待機モードの
動作において、実質的に不均衡のしきい値電圧の大きさ
が回路内の漏洩電流を最適化するように設計され、次い
で動作モードにおいて、回路の性能を向上させるため、
しきい値電圧をいっそう平衡にするために共通基板バイ
アスが使用される。本発明の更に別の実施態様におい
て、動作モードにおいて他の型のトランジスタよりも低
い大きさのしきい値電圧を有する一つの型のトランジス
タが、さもなくば他の型のトランジスタにもっぱら依存
する論理遷移を助けるためにブーストトランジスタとし
て使用できる。

【００１４】更に、本発明のもう一つの面において、Ｃ
ＭＯＳ回路内のトランジスタは、回路に対する特定の設
計的考慮をもたらすように形成できる。このように、回
路の性能が電力消費よりもその設計にいっそう重要であ
るならば、トランジスタは、待機モードの動作の間じゅ
う、しきい値電圧の絶対値が比較的低く、それにより回
路中にサブスレショルド漏洩電流をいっそう多く流れさ
せるように形成される。しかしながら、動作モードの間
じゅう、しきい値電圧の絶体値が小さいことは、回路を
通る駆動電流をいっそう多く流れさせ、それにより性能
を向上させる。一方、ＣＭＯＳ回路に対する主要な設計
的考慮がそれが消費する電力の量であるならば、そのと
きはトランジスタは、待機モードの間じゅう、しきい値
電圧の絶体値が比較的高く、それによりサブスレショル
ド漏洩電流を減少するように形成される。しかしなが
ら、動作モードの間じゅう、しきい値電圧の絶体値が大
きいことは駆動電流の流れを減少する。性能または電力
が主として重要であるいづれかの場合に対しては、性能
と電力のトレードオフは、適切な回路設計によって、動
作モードと待機モードの間のｎ−チャネルおよびｐ−チ
ャネルトランジスタのしきい値電圧の同時シフトにより
向上可能である。

【００１５】この説明は主として動作モードと待機モー
ドの動作の間のしきい値電圧を変化させる場合に焦点を
当てているが本発明は速度／電力トレードオフを調節す
るために動作モードにおけるしきい値電圧の変化をもく
ろむ。調節は、色々な選ばれた状態（例えば、高速度／
高電力対低速度／低電力）に対して、またはプロセス変
化、供給電圧変化、および／または環境（例えば、温
度）変化により影響される電流トランジスタ特性を最適
化するためになされる。

【００１６】図１は、本発明の一実施態様によるＣＭＯ
Ｓ集積回路の性能を最適化するための模範的な方式１０
の電気的概略図である。システム１０はＣＭＯＳ回路１
２と制御手段１４を有する。

【００１７】ＣＭＯＳ回路１２は、共通基板上に形成し
た複数の完全空乏ｐ−チャネルトランジスタ１６（Ｐ₁
およびＰ₂ として標識した）と複数の完全空乏ｎ−チャ
ネルトランジスタ１８（Ｎ₁ 、Ｎ₂ 、Ｎ₃ 、Ｎ₄ および
Ｎ₅ として標識した）を有する。

【００１８】Ｐ₁ 、Ｎ₁ 、Ｎ₂ 、Ｎ₃ およびＮ₄ はＮＡ
ＮＤゲート２２を形成する。Ｎ₁ 、Ｎ₂ 、Ｎ₃ 、および
Ｎ₄ は順々に連続してＰ₁ に接続する。特に、Ｐ₁ のソ
ースは電圧源２０に接続し、Ｎ₁ のドレインはＰ₁ のド
レインに接続し、Ｎ₂ のドレインはＮ₁ のソースに接続
し、Ｎ₃ のドレインはＮ₂ のソースに接続し、そしてＮ
₄ のドレインはＮ₃ のソースに接続している。Ｎ₄ のソ
ースはグラウンド（ＧＮＤ）に接続している。入力信号
ＩＮ１、ＩＮ２およびＩＮ３は、それぞれＮ₁、Ｎ₂ お
よびＮ₃ のゲートに接続している。クロック信号ＣＬＫ
はＮ₄ のゲートとＰ₁ のゲートに接続している。Ｐ₁ と
Ｎ₁ の間の接続点ＡはＮＡＮＤゲート２２にとって出力
を表わす。クロックがローのとき、接続点Ａの電圧はハ
イである。もし入力ＩＮ１、ＩＮ２およびＩＮ３の全て
が、クロックがハイになるときハイならば、接続点Ａの
電圧はローになる。さもなければ、もし入力のどれかが
ローならば、接続点Ａの電圧はハイのままである。

【００１９】Ｐ₂ とＮ₅ はインバータ２４を形成する。
Ｐ₂ のソースは電圧源２０に接続し、Ｎ₅ のドレインは
Ｐ₂ のドレインに接続し、Ｎ₅ のソースはグラウンド
（ＧＮＤ）に接続している。インバータ２４に対する入
力はＮ₅ のゲートとＰ₂ のゲートに接続している。この
入力は接続点ＡでＮＡＮＤゲート２２の出力に接続して
いる。Ｐ₂ とＮ₅ の間の接続点Ｂは、Ｖｏｕｔとして示
してあるが、インバータ２４とＣＭＯＳ回路１２の両方
にとって出力を表わす。接続点Ａの電圧がハイならば、
Ｖｏｕｔはローになる。さもなければ、もし接続点Ａの
電圧がローならば、Ｖｏｕｔはハイなる。

【００２０】インバータ２４がＮＡＮＤゲート２２の出
力を反転するから、ＣＭＯＳ回路１２は入力ＩＮ１、Ｉ
Ｎ２およびＩＮ３に対するＡＮＤゲートとして機能す
る。全ての入力がハイのときは、そのときはＶｏｕｔは
ハイになる。どれかの入力がローならば、Ｖｏｕｔはロ
ーになる。

【００２１】制御手段１４は、ｎ−チャネルトランジス
タ１８（Ｎ₆ として標識した）に連続して接続されたｐ
−チャネルトランジスタ（Ｐ₃ として標識した）を有す
る。Ｐ₃ のソースは電圧源２０に接続し、Ｎ₆ のドレイ
ンはＰ₃ のドレインに接続し、そしてＮ₆ のソースはグ
ラウンドＧＮＤに接続している。待機信号ＳＴＢＹは、
Ｎ₆ のゲートとＰ₃ のゲートに接続している。制御手段
１４は、接続点ＣでＰ ₁ 、Ｐ₂ 、Ｎ₁ 、Ｎ₂ 、Ｎ₃ 、Ｎ
₄ およびＮ₅ の共通基板に制御信号を印加する。制御信
号は、ＣＭＯＳ回路１２中の全てのトランジスタのしき
い値電圧を調節するために作動可能である複数の異なる
電圧を有する。更に具体的には、ＳＴＢＹ信号がハイの
ときは、制御手段１４は共通基板に第１の電圧バイアス
を印加する。ＳＴＢＹ信号がローのときは、制御手段１
４は第２の電圧バイアスを印加する。制御手段１４は電
圧源２０とグラウンドの間に接続されるものとして示さ
れているが、代わりの実施態様においては、制御手段１
４は他の供給電圧間に接続できることを理解すべきであ
る。また、上記の第１および第２の電圧バイアスよりも
むしろ、制御手段１４はアナログ様式で変化するレベル
の電圧を印加するために設計可能である。制御手段１４
は、ＣＭＯＳ回路１２と同一チップ上に、または代わり
にオフ−チップに形成することができる。

【００２２】なお図１を参照して説明すると、動作に於
いて、ＣＭＯＳ回路１２は動作モードの動作と待機モー
ドの動作の間に切り替えられる。これらの方式の動作の
間じゅう、制御手段１４は、ＣＭＯＳ回路１２のトラン
ジスタが形成されている基板に、それらのしきい値電圧
を調節するために異なる電圧バイアスを印加する。制御
信号で印加された電圧バイアスは、ＣＭＯＳ回路１２内
の漏洩電流を減少し、または代わりにＣＭＯＳ回路１２
の性能を向上させる。

【００２３】このように、待機モードの動作において、
制御手段１４は、ＣＭＯＳ回路１２のｐ−チャネルおよ
びｎ−チャネルトランジスタの共通基板に第１の電圧バ
イアスを印加する。好ましくは、ＣＬＫ信号は待機の間
じゅうローに保持され、それによりＣＭＯＳ回路１２の
ＡＮＤ動作をできなくする。制御手段１４は、グラウン
ド電位の第１の電圧バイアスを印加する。代わりの実施
態様において、制御手段は、例えば、−１０．０ボルト
乃至グラウンドの範囲の異なる電位を供給できる。第１
の電圧バイアスはＮ₁ 、Ｎ₂ 、Ｎ₃ 、Ｎ₄ 、Ｎ₅ 、Ｐ₁
およびＰ₂ のしきい値電圧を、これらのｎ−チャネルお
よびｐ−チャネルトランジスタのしきい値電圧の大きさ
が実質的に同一であるように調節し、それにより回路を
通って流れる漏洩電流を最小化する。例えば、グラウン
ド電圧バイアスは、ｎ−チャネルトランジスタのしきい
値電圧を０．５ボルトに、そしてｐ−チャネルトランジ
スタのしきい値電圧を−０．５ボルトに調節できる。し
たがって、ＣＭＯＳ回路１２により消費される電力は、
第１の電圧バイアスの印加により減少する。

【００２４】ＣＭＯＳ回路１２に対する動作モードの動
作において、制御手段１４は、制御信号で共通基板に第
２の電圧バイアス（ＶＤＤ）を印加する。代わりの実施
態様において、制御手段１４は他の電圧を印加する。Ｃ
ＬＫ信号は、ＮＡＮＤゲート２２をプレチャージモード
から評価モードに切り替えるために使用され、そして逆
もまた同様である。プレチャージモードにおいて、ロー
のＣＬＫ信号がＰ₁ およびＮ₄ のゲートに印加される。
ローのＣＬＫ信号は、Ｐ₁ を通って流れる電流が電圧源
２０と同一電圧電位まで接続点Ａをプレチャージするよ
うにＰ₁ をターンオンする。ローのＣＬＫ信号はまたＮ
₄ をターンオフするから、ＮＡＮＤゲート２２のＮＡＮ
Ｄ動作はデセーブルとなる。接続点Ａに現れる信号は、
ＩＮ１、ＩＮ２、ＩＮ３の数値に関係なくハイとなる。
したがって、ＣＭＯＳ回路１２のＡＮＤ動作はデセーブ
ルとなる。評価モードにおいて、ハイのＣＬＫ信号がＰ
₁およびＮ₄ のゲートに印加される。ハイのＣＬＫ信号
は、駆動電流が電圧電源２０から接続点Ａへ流れないよ
うにＰ₁ をターンオフする。ハイのＣＬＫ信号はＮ ₄ を
ターンオンし、これによりＮＡＮＤゲート２２のＮＡＮ
Ｄ動作そしてまたＣＭＯＳ回路１２のＡＮＤ動作を可能
にする。入力ＩＮ１、ＩＮ２およびＩＮ３のどれかがロ
ーならば、電流は接続点ＡからＧＮＤへ流れなくなり、
接続点Ａの信号はハイのままである。インバータ２４
は、接続点Ａでのハイの信号をＶｏｕｔでローの信号に
反転する。一方、入力ＩＮ１、ＩＮ２およびＩＮ３の全
てがハイならば、トランジスタＮ₁ 、Ｎ₂ およびＮ₃ の
各々は駆動電流が接続点ＡからＧＮＤへ流れうるように
ターンオンするであろう。したがって、接続点Ａのハイ
のプレチャージ電圧は、接続点Ａの信号がローに押えら
れるようにＮ₁ 、Ｎ₂ 、Ｎ ₃ およびＮ₄ を通って放電さ
れる。接続点Ａのローの信号はＶｏｕｔでハイの信号に
反転される。

【００２５】上記のように、ｎ−チャネルトランジスタ
を通って流れる駆動電流は、ＣＭＯＳ回路１２の性能に
対して重要である。別の言い方をすると、接続点Ａでの
電圧信号が動作モードでローに引き込まれる速度は、Ｎ
₁ 、Ｎ₂ 、Ｎ₃ およびＮ₄ の駆動電流にほとんど専一的
に依存する。このように、動作モードにおいて、ＣＭＯ
Ｓ回路１２は、実質的に不均衡にされたｐ−チャネルお
よびｎ−チャネルトランジスタ（すなわち、ｐ−チャネ
ルトランジスタの大きさはｎ−チャネルトランジスタの
大きさよりも大きい）の大きさによって動作する。更に
具体的に、０乃至＋１０ボルトの範囲の数値を有する第
２の電圧バイアスが、Ｎ₁ 、Ｎ₂ 、Ｎ₃およびＮ₄ のし
きい値電圧を低下させるために印加される。例えば、
３．３ボルトの電圧バイアスはｎ−チャネルトランジス
タのしきい値電圧を０．２ボルトに変え、それによっ
て、プレチャージ接続点ＡからＧＮＤへＣＭＯＳ回路１
２を通って流れる駆動電流の量を増大させる。したがっ
て、接続点Ａの電圧は、ハイからローへいっそう迅速に
遷移するであろう。同時に、第２の電圧バイアスは、駆
動電流を少し犠牲にして、これらのｐ−チャネルトラン
ジスタ１６を通って流れる漏洩電流が減少するようにＰ
₁ とＰ２のしきい値電圧を−０．８ボルトに変化させて
もよい。Ｐ₂ もまたＣＭＯＳ回路１２の究極の性能に対
して重要である。しかしながら、Ｐ₂ の巾はＶｏｕｔで
の遷移（接続点Ａでの変化によりもたらされる）が激烈
に影響されないように調節できる。レイアウトとキャパ
シタンスの効果から、Ｐ₂ の幅はＮ₁ 、Ｎ₂ 、Ｎ₃ およ
びＮ₄ の幅ができるよりも更に容易に増大できる。

【００２６】したがって、ＣＭＯＳ回路１２の動作は制
御信号で基板電圧バイアスを印加して最適化される。

【００２７】その上、ＣＭＯＳ回路１２に対する主な設
計関心が回路により消費される電力であるならば、その
ときはｐ−チャネルトランジスタ１６とｎ−チャネルト
ランジスタ１８は、電力消費が著しく減少するように、
しきい値電圧の絶対値が待機モードで比較的高くなるよ
うに形成される。例えば、ｎ−チャネルトランジスタ１
８は待機時で１．０ボルトそして動作時で０．５ボルト
のしきい値電圧を有しうる。ｐ−チャネルトランジスタ
１６は待機時で−１．０ボルトそして動作時で−１．５
ボルトのしきい値電圧を持ちうる。一方、ＣＭＯＳ回路
１２に対する主な設計関心が回路の性能であるならば、
そのときはＮ₁ 、Ｎ₂ 、Ｎ₃ 、Ｎ₄ およびＰ₁ は、しき
い値電圧の絶対値が待機モードで比較的低くなるように
形成される。例えば、ｎ−チャネルトランジスタ１８は
待機モードで０．３ボルトそして能動モードで０ボルト
のしきい値電圧を有しうる。ｐ−チャネルトランジスタ
１６は待機モードで−０．３ボルトそして能動モードで
−０．６ボルトのしきい値電圧を有しうる。したがっ
て、回路は待機モードでいっそう電力を消費するが、ｎ
−チャネルトランジスタ１８を通って流れる増加した駆
動電流により、Ｖｏｕｔでの信号がハイからローへいっ
そう迅速に引き込まれるので回路の性能は動作モードの
間は向上する。

【００２８】図１のＡＮＤ回路の最適化のための能動お
よび待機モードでの設定は好例となる。他の最適化構成
も可能である。例えば、相対的なデバイス幅とトランジ
スタ特性に依存して、待機モードでの漏洩電流はｎ−チ
ャネル漏洩電流を犠牲にしてｐ−チャネルしきい値電圧
を増大させることで最小化できる。こうゆうケースは、
直列で多数のｎ−チャネルトランジスタが全てターンオ
フしている時、そのパスでの漏れを効果的に減少させる
ことのできる場合である。

【００２９】もう一つの実施態様によれば、回路の最適
化方法は、ｎ−チャネルおよびｐ−チャネルしきい値電
圧の異なる関係のセットに対する性能と漏洩電流を評価
することを含む。次いで、回路構成（相互結合とデバイ
スの幅）と公称しきい値電圧が、公称値からのしきい値
電圧の制御された変化で電力と性能のトレードオフを最
適化するために基板バイアスの設定により選ばれる。

【００３０】図２は、ＣＭＯＳ集積回路の性能を最適化
するための模範的なシステム２６の電気的概略図であ
る。システム２６はＣＭＯＳ回路２８と制御手段３０を
有する。

【００３１】ＣＭＯＳ回路２８はメモリセルである。Ｃ
ＭＯＳ回路２８は、複数の完全空乏ｐ−チャネルトラン
ジスタ１６（Ｐ₄ およびＰ₅ として標識した）と複数の
完全空乏ｎ−チャネルトランジスタ１８（Ｎ₇ 、Ｎ₈ 、
Ｎ₉ およびＮ₁₀として標識した）を有する。これらのｐ
−チャネルトランジスタ１６とｎ−チャネルトランジス
タ１８は共通基板上に形成されている。Ｐ₄ とＮ₇ は第
１のインバータＩ₁ を形成し、Ｐ₅ とＮ₈ が第２のイン
バータＩ₂ を形成する。Ｉ₁ とＩ₂ の動作は、図１を参
照して説明したインバータ２４の動作と実質的に同様で
ある。接続点ＤはＩ₁ の入力とＩ₂ の出力を接続する。
接続点ＥはＩ₂ の入力とＩ₁ の出力を接続する。Ｎ₉ と
Ｎ₁₀はアクセストランジスタであり、接続点Ｅと列ＢＬ
および接続点Ｄと列ＢＬ（バー）をそれぞれ接続する。
Ｎ₉ およびＮ₁₀のゲートは、ワードラインＷ／Ｌに接続
されている。Ｗ／Ｌ信号は、メモリセルの読取りおよび
書込み動作のためにメモリセルにアクセスすることを制
御するために使用される。

【００３２】制御手段３０は、ｎ−チャネルトランジス
タ１８（Ｎ₁₁として標識した）に連続して接続されたｐ
−チャネルトランジスタ１６（Ｐ₆ として標識した）を
有する。制御手段３０は、接続点ＦでＰ₄ 、Ｐ₅ 、
Ｎ₇ 、Ｎ₈ 、Ｎ₉ およびＮ₁₀の共通基板に制御信号を印
加する。制御手段３０の動作は、図１を参照して上記し
た制御手段１４の動作と実質的に同様である。

【００３３】なお図２を参照して説明すると、動作に関
して、ＣＭＯＳ回路２８は、動作モードの動作と待機モ
ードの動作の間で切替えられる。これらのモードの動作
の間じゅう、制御手段３０は、ＣＭＯＳ回路２８のトラ
ンジスタが形成されている基板に、それらのしきい値電
圧を調節するために異なる電圧バイアスを印加する。制
御信号で印加された電圧バイアスは、ＣＭＯＳ回路２８
内の漏洩電流を減少させ、または代わりに、ＣＭＯＳ回
路２８の性能を向上させる。

【００３４】待機モードの動作において、制御手段３０
は、ＣＭＯＳ回路２８のｐ−チャネルおよびｎ−チャネ
ルトランジスタの共通基板に第１のバイアス電圧を印加
する。好ましくはＷ／Ｌ信号は待機の間じゅうローに保
持され、それによりメモリセルの読取りおよび書込み動
作をデセーブルとする。第１の電圧バイアスは−１０乃
至０ボルトの電位を有する。第１の電圧バイアスは、ｎ
−チャネルトランジスタに対するしきい値電圧が上昇
し、そしてｐ−チャネルトランジスタに対するしきい値
電圧が低下するようにＮ₇ 、Ｎ₈ 、Ｎ₉ 、Ｎ₁₀、Ｐ₄ お
よびＰ₅ のしきい値電圧を調節する。漏洩電流は主とし
てｎ−チャネルトランジスタにより決定されるから、回
路を通って流れる漏洩電流は減少する。例えば、−７ボ
ルトのバイアスはｎ−チャネルトランジスタのしきい値
電圧を１．０ボルトに、そしてｐ−チャネルトランジス
タのしきい値電圧を−１．０ボルトに変える。したがっ
て、メモリセルにより消費される電力は、第１の電圧バ
イアスの印加により減少する。

【００３５】ＣＭＯＳ回路３０の動作モードの動作にお
いて、制御手段３０は制御信号で共通基板に第２の電圧
バイアスを印加する。Ｗ／Ｌ信号がハイのとき、Ｎ₉ と
Ｎ₁₀は、駆動電流がＮ₉ と列ＢＬの間の接点ＥおよびＮ
₁₀と列ＢＬ（バー）の間の接点Ｆを通って流れるように
ターンオンされ、それによりデータをメモリセル中に書
込みまたはメモリセルから読取りさせる。Ｗ／Ｌ信号が
ローのとき、データはメモリセル中に書込みまたはメモ
リセルから読取りできない。

【００３６】上記から、ｎ−チャネルトランジスタ１８
を通って流れる駆動電流は、ＣＭＯＳ回路１２の性能に
対し重要である。別に述べれば、接続点Ｄ、接続点Ｅ、
列ＢＬおよび列ＢＬ（バー）での電圧信号が動作モード
でローにまたはハイにされる速度は、Ｎ₉ とＮ₁₀の駆動
電流にほとんど専一的に依存し、Ｎ₇ とＮ₈ での駆動電
流がＮ₉ とＮ₁₀での駆動電流よりも大きい。このよう
に、動作モードにおいては、ＣＭＯＳ回路２８は、実質
的に不均衡にされた（すなわち、ｎ−チャネルトランジ
スタの駆動電流の大きさはｐ−チャネルトランジスタの
駆動電流の大きさよりも大きい）ｐ−チャネルトランジ
スタ（Ｐ₄ とＰ₅ ）の駆動電流とｎ−チャネルトランジ
スタ（Ｎ₇ とＮ₉ ）の駆動電流の大きさによって動作す
る。更に具体的に、０乃至＋１０ボルトの範囲の数値を
有する第２の電圧バイアスが、Ｎ₉とＮ₁₀のしきい値を
低くするために印加される。例えば、７ボルトの電圧バ
イアスは、これらのｎ−チャネルトランジスタのしきい
値電圧を０．５ボルトに変化させることができ、それに
よりＮ₉ とＮ₁₀を通って流れる駆動電流の量を増大させ
る。したがって、接続点Ｄ、接続点Ｅ、列ＢＬおよび列
ＢＬ（バー）での電圧はハイからローへいっそう迅速に
遷移する。第２の電圧バイアスは、これらのｐ−チャネ
ルトランジスタ１６を通る駆動電流が減少するようにＰ
₄ とＰ₅ のしきい値電圧を−１．２ボルトに変化させう
るが、これらのトランジスタはＣＭＯＳ回路２８の究極
の性能に重要ではない。その上、ＣＭＯＳ回路２８の周
辺回路（例えば、ワードラインドライバ）内のトランジ
スタの幅は、ＣＭＯＳ回路２８を組込むメモリシステム
の性能を更に向上させるために調節できる。更に具体的
には、ｎ−チャネルおよびｐ−チャネルデバイスの幅
は、メモリセルの動作モードに対して選ばれたしきい値
電圧によって性能を最適化するように設計できる。

【００３７】したがって、ＣＭＯＳ回路２８の動作は、
制御信号で基板電圧バイアスを印加することにより最適
化される。

【００３８】図３は、ＣＭＯＳ集積回路の性能を最適化
するためのなお別の模範的なシステム３２の電気的概略
図である。システム３２はＣＭＯＳ回路３４と制御手段
３６を有する。図３に対する次の説明は、ＣＭＯＳ回路
の性能がさもなければ唯一つの型のトランジスタには主
に依存しないとき、一つの型のトランジスタが他の型の
トランジスタに対するブーストとして使用できる方法を
説明する。

【００３９】ＣＭＯＳ回路３４は、複数のインバータ
（Ｉ₃ 、Ｉ₄ 、およびＩ₅ として標識した）とｎ−チャ
ネルブーストトランジスタＮ₈ を有する。各インバータ
は完全空乏ｐ−チャネルトランジスタ１６（Ｐ₇ 、Ｐ₈
およびＰ₉ として標識した）と完全空乏ｎ−チャネルト
ランジスタ１８（Ｎ₁₂、Ｎ₁₃およびＮ₁₄として標識し
た）を有する。インバータ中の各ｐ−チャネルトランジ
スタ１６のソースは、電圧源２０に接続している。各ｐ
−チャネルトランジスタ１６のドレインは、同一インバ
ータのｎ−チャネルトランジスタ１８のドレインに接続
している。Ｉ₃ 、Ｉ ₄ およびＩ₅ の各々の中のｎ−チャ
ネルトランジスタのソースはＧＮＤに接続している。入
力信号ＩＮ４は第１のインバータＩ₃ のＰ₇ およびＮ₁₂
のゲートに接続している。残りのインバータＩ₄ とＩ₅
は、一つのインバータの出力が次のインバータのための
入力として役立つように連続してＩ₃ に接続している。
更に具体的には、接続点Ｇで現れるＩ₃ の出力は、第２
のインバータＩ₄ のＰ₈ およびＮ₁₃のゲートに接続して
いる。接続点Ｈで現れるＩ₄ の出力は、直列に最後のイ
ンバータＩ₅ のＰ₉ およびＮ₁₄のゲートに接続してい
る。Ｉ₅ の出力はＣＭＯＳ回路３４中の接続点Ｉに現れ
る。Ｉ₃ 、Ｉ₄ およびＩ₅ の動作は、図１を参照して説
明したインバータ２４の動作と実質的に同様である。接
続点Ｉは、回路３４のための、Ｖｏｕｔとして標識した
出力を表わす。Ｎ₁₅として標識したブーストトランジス
タは、Ｉ₅ のｐ−チャネルトランジスタ（Ｐ₉ ）と、電
圧源２０と接続点Ｉの間で、並列に接続している。ＣＭ
ＯＳ回路３０内のｐ−チャネルおよびｎ−チャネルトラ
ンジスタは、共通基板上に形成できる。

【００４０】制御手段３６は、完全空乏ｎ−チャネルト
ランジスタ１８（Ｎ₁₆として標識した）に連続して接続
している完全空乏ｐ−チャネルトランジスタ１６（Ｐ₁₀
として標識した）を有する。制御手段３６は接続点Ｊで
Ｐ₇ 、Ｐ₈ 、Ｐ₉ 、Ｎ₁₂、Ｎ ₁₃、Ｎ₁₄およびＮ₁₅の共通
基板に制御信号を印加する。制御手段３６の動作は、そ
れぞれ、図１および２を参照して上記した制御手段１４
および３０の動作と実質的に同様である。

【００４１】更に図３を参照して説明すると、動作に関
して、ＣＭＯＳ回路３４は動作モードまたは待機モード
で動作させることができる。電圧バイアスは、ｐ−チャ
ネルトランジスタおよびｎ−チャネルトランジスタのし
きい値電圧を調節するために制御信号で印加される。

【００４２】ＣＭＯＳ回路３４のための待機モードの動
作において、第１の電圧バイアスを接続点Ｊで共通基板
で印加する。好ましくは−１０乃至０ボルトの電位を有
する第１の電圧バイアスは、トランジスタのしきい値電
圧の絶体値が同じであるようにＰ₇ 、Ｐ₈ 、Ｐ₉ 、
Ｎ₁₂、Ｎ₁₃、Ｎ₁₄およびＮ₁₅のしきい値電圧を調節し、
それにより回路を通って流れる漏洩電流を最小化する。
従って、ＣＭＯＳ回路３４による消費電力は減少する。

【００４３】動作モードの動作において、好ましくは０
乃至＋１０ボルトの電位を有する第２の電圧バイアスを
接続点Ｊに印加する。第２の電圧バイアスは、ＣＭＯＳ
回路３４中のｎ−チャネルトランジスタ１６のしきい値
電圧を低下させる。したがって、もっと多い駆動電流
が、インバータの出力信号（接続点Ｇ、ＨおよびＩに表
われる）をハイからローへ迅速に変化させるためにｎ−
チャネルトランジスタを通って流れる。第２の電圧バイ
アスはまたｐ−チャネルトランジスタ１６のしきい値電
圧の絶体値を増し、それによりこれらのトランジスタ中
に流れる駆動電流を少なくさせる。

【００４４】従来のＣＭＯＳインバータにおいては、ｐ
−チャネルおよびｎ−チャネルトランジスタの駆動電流
は、遷移がローからハイへまたはハイからローへである
かどうかに依存する回路の性能に対し同等に重要であっ
た。しかしながら、直前に説明したように、第２の電圧
はもっと多い駆動電流がＣＭＯＳ回路３４内の両方の型
のトランジスタ中に流れることを許さない。それにもか
かわらず、本発明によれば、追加のトランジスタが、回
路の全体の性能が最適化されるようにＣＭＯＳ回路に付
加させる。このように、図３を参照して説明すると、Ｎ
₁₅がインバータの性能を高めるために、連続した最後の
インバータＩ₅ に付け加えられた。動作モードのＣＭＯ
Ｓ回路３４中のＩ₃ とＩ₅ の動作の比較は、Ｎ₁₅を追加
することの利点をいっそう明瞭に示す。

【００４５】Ｉ₃ に関して、ローの信号がＩＮ４に印加
されるならば、Ｐ₇ はターンオンしてＮ₁₂はターンオフ
する。このように、駆動電流は、接続点ＧでのＩ₃ の出
力がハイになるように電圧源２０からＰ₇ を通って流れ
る。この場合には、接続点Ｊで印加した第２の電圧バイ
アスがＣＭＯＳ回路３４中のｐ−チャネルトランジスタ
１６のしきい値電圧の絶体値を増すから、Ｐ₇ を通って
流れる駆動電流の量は制限される。したがって、接続点
Ｇで現れる信号は高い数値に迅速には達しない。

【００４６】接続点Ｇでのハイの信号は、次のインバー
タＩ₄ のＰ₈ をターンオフしてＮ₁₃をターンオフする。
接続点ＨでのＩ₄ の出力は、駆動電流が接続点Ｈの電圧
をＧＮＤまたは０にするためにＮ₁₃を通って流れるの
で、ローである。Ｎ₁₃のしきい値電圧が第２の電圧バイ
アスにより低下させられるから、接続点Ｈで現れる信号
は相当迅速に低い数値に達することに注目すべきであ
る。

【００４７】Ｉ₅ に関して、接続点Ｈの低い信号はＰ₉
をターンオンしてＮ₁₄をターンオフする。駆動電流は、
接続点Ｉの電圧を増すように電圧源２０からＰ₉ を通っ
て流れる。その上、接続点Ｇで現れるハイの信号は、駆
動電流もまたＮ₁₅を通って接続点Ｉへ流れるようにＮ₁₅
をターンオンし、接続点Ｉのローからハイへの遷移に最
初のブーストを与える。したがって、Ｉ₅ のローからハ
イへの出力の遷移は、ブーストトランジスタＮ₁₅なしの
場合のように、ｐ−チャネルトランジスタＰ₉のしきい
値電圧に依存しない。

【００４８】本発明およびその利点を詳細に説明してき
たが、さまざまな変形、置き換えおよび変更が、添付の
クレームによって定義された本発明の精神と範囲から離
れることなくなしうることを理解すべきである。

【００４９】以上の説明に関して更に以下の項を開示す
る。 （１） 共通基板上に形成された少なくとも一つのｎ−
チャネルトランジスタと少なくとも一つのｐ−チャネル
トランジスタとを有し、ｎ−チャネルおよびｐ−チャネ
ルトランジスタの各々が共通基板上に印加された電圧バ
イアスを変えることで調節可能なしきい値電圧を有す
る、集積回路と、共通基板に結合しかつ共通基板に変化
する電圧バイアスを印加するように動作しうる制御手
段、とを含むＣＭＯＳ集積回路の動作特性を最適化する
システム。

【００５０】（２）第１項記載のシステムであって、ｎ
−チャネルおよびｐ−チャネルがシリコン・オン・イン
シュレータトランジスタであるシステム。 （３）第２項記載のシステムであって、ｎ−チャネルお
よびｐ−チャネルトランジスタが完全に空乏である、シ
ステム。 （４）第３項記載のシステムであって、集積回路が論理
ゲート、又はメモリセルを含む、システム。

【００５１】（５）第１項記載のシステムであって、制
御手段が、共通基板に接続した出力を有するインバータ
を含む、システム。 （６）第１項記載のシステムであって、制御手段が、ｎ
−チャネルトランジスタに直列に接続したｐ−チャネル
トランジスタを含む、システム。 （７）第１項記載のシステムであつて、集積回路が、イ
ンバータに接続したＮＡＮＤゲートを含む、システム。

【００５２】（８）第１項記載のシステムであって、集
積回路は第１モードの動作と第２モードの動作で交互に
動作し、第１モードの動作が第２モードの動作よりも低
電力消費により特徴付けられる、システム。 （９）第８項記載のシステムであって、ｎ−チャネルト
ランジスタのしきい値電圧が第１モードの動作で約０．
３ボルトであり、第２モードの動作で約０．５ボルトで
あって、ｐ−チャネルトランジスタのしきい値電圧が第
１モードの動作で約−０．７ボルトであり、第２モード
の動作で約−０．５ボルトである、システム。

【００５３】（１０）第８項記載のシステムであって、
ｎ−チャネルトランジスタのしきい値電圧が第１モード
の動作で約−０．１ボルトであり、第２モードの動作で
約０．２ボルトであって、ｐ−チャネルトランジスタの
しきい値電圧が第１モードの動作で約−０．５ボルトで
あり、第２モードの動作で−０．３ボルトである、シス
テム。 （１１）第１項記載のシステムであって、更にｎ−チャ
ネル，ｐ−チャネルトランジスタの一つに接続したブー
スタトランジスタを含んでなる、システム。

【００５４】（１２）第１の状態と第２の状態で交互に
動作するＣＭＯＳ集積回路であって、調節可能なｎ−チ
ャネルしきい値を有する、基板上に形成された少なくと
も一つのｎ−チャネルトランジスタと、調節可能なｐ−
チャネルしきい値電圧を有する、前記基板上に形成され
た少なくとも一つのｐ−チャネルトランジスタを含んで
なり、ｎ−チャネルしきい値電圧とｐ−チャネルしきい
値電圧が、第２の状態のｎ−チャネルしきい値電圧とｐ
−チャネルしきい値電圧に対して第１の状態でより正で
あるように調節されていることを特徴とするＣＭＯＳ集
積回路。

【００５５】（１３）第１２項記載の集積回路であっ
て、集積回路が論理ゲートまたはメモリセルを含んでな
る、集積回路。 （１４）第１２項記載の集積回路であって、集積回路の
スイッチング特性が第２の状態でのスイッチング特性に
対して第１の状態でより迅速であって、集積回路の電力
消費特性が第１の状態での電力消費特性に対して第２の
状態でより低い、集積回路。 （１５）第１２項記載の集積回路であって、集積回路の
スイッチング特性が第１の状態のスイッチング特性に対
して第２の状態でより迅速であって、集積回路の電力消
費特性が第１の状態での電力消費特性に対して第２の状
態でより低い、集積回路。

【００５６】（１６）共通基板上に形成された少なくと
も一つのｎ−チャネルトランジスタと少なくとも一つの
ｐ−チャネルトランジスタとを有し、ｎ−チャネルおよ
びｐ−チャネルトランジスタの各々が調節できるしきい
値電圧を有する、ＣＭＯＳ集積回路の動作特性を向上さ
せる方法であって、ＣＭＯＳ集積回路中の漏洩電流が第
２のモードの動作に対して減少するように、ｎ−チャネ
ルおよびｐ−チャネルトランジスタのしきい値電圧を調
節するために第１のモードの動作で共通基板に第１の電
圧バイアスを印加する工程と、ＣＭＯＳ集積回路のスイ
ッチング速度が第１のモードの動作に対して向上するよ
うに、ｎ−チャネルおよびｐ−チャネルトランジスタの
しきい値電圧を調節するために第２のモードの動作で共
通基板に第２の電圧バイアスを印加する、工程とを含む
方法。

【００５７】（１７）第１６項記載の方法であって、第
１および第２の電圧バイアスを印加する工程が、０乃至
１０ボルトの範囲の電圧バイアスを印加する工程を含
む、方法。 （１８）第１６項記載の方法であって、第１および第２
の電圧バイアスを印加する工程が、−１０乃至１０ボル
トの範囲の電圧バイアスを印加する工程を含む、方法。 （１９）第１６項記載の方法であって、第１の電圧バイ
アスを印加する工程または第２の電圧バイアスを印加す
る工程のいずれかが、しきい値電圧の大きさが実質的に
同じであるように、ｎ−チャネルおよびｐ−チャネルト
ランジスタのしきい値電圧を調節する、方法。 （２０）第１６項記載の方法であって、第１および第２
の電圧バイアスを印加する工程が、集積回路に供給電圧
の範囲内で電圧バイアスを印加する工程を含む、方法。

【００５８】（２１） 本発明によれば、ＣＭＯＳ集積
回路（１２）の動作特性を最適化するシステム（１０）
が提供される。集積回路は、共通基板上に形成された少
なくとも一つのｎ−チャネルトランジスタ（１８）と少
なくとも一つのｐ−チャネルトランジスタ（１６）を有
する。ｎ−チャネルトランジスタ（１８）とｐ−チャネ
ルトランジスタ（１６）は、各々共通基板に印加した電
圧バイアスを変化させて調節できるしきい値電圧を有す
る。制御手段（１４）は共通基板に結合している。制御
手段（１４）は、待機モードでは集積回路（１２）中の
漏洩電流を減少させ、動作モードでは集積回路（１２）
の性能を増大させるために変化する電圧バイアスを共通
基板に印加するように動作する。

【００５９】関連出願 本出願は、テキサス インスツルメンツ インコーポレ
イテッドに譲渡された、代理人の事件表番号ＴＩ−２２
５６６の、ＣＭＯＳ集積回路の動作特性を最適化する方
法と標題をつけられた同時係属出願第６０／０１０，９
２８号に関係がある。

【図面の簡単な説明】

【図１】ＣＭＯＳ集積回路の性能を最適化するための模
範的なシステムの電気的概略図。

【図２】ＣＭＯＳ集積回路の性能を最適化するための他
の模範的なシステムの電気的概略図。

【図３】ＣＭＯＳ集積回路の性能の最適化のための更に
他の模範的なシステムの電気的概略図。

【符号の説明】

１０ 動作特性を最適化するシステム １２ ＣＭＯＳ集積回路 １４ 制御手段 １６ ｐ−チャネルトランジスタ １８ ｎ−チャネルトランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 共通基板上に形成された少なくとも一つ
   のｎ−チャネルトランジスタと少なくとも一つのｐ−チ
   ャネルトランジスタとを有し、ｎ−チャネルおよびｐ−
   チャネルトランジスタの各々が共通基板上に印加された
   電圧バイアスを変えることで調節可能なしきい値電圧を
   有する、集積回路と、 共通基板に結合しかつ共通基板に変化する電圧バイアス
   を印加するように動作しうる制御手段、とを含むＣＭＯ
   Ｓ集積回路の動作特性を最適化するシステム。
2. 【請求項２】 第１の状態と第２の状態で交互に動作す
   るＣＭＯＳ集積回路であって、 調節可能なｎ−チャネルしきい値を有する、基板上に形
   成された少なくとも一つのｎ−チャネルトランジスタ
   と、 調節可能なｐ−チャネルしきい値電圧を有する、前記基
   板上に形成された少なくとも一つのｐ−チャネルトラン
   ジスタを含んでなり、ｎ−チャネルしきい値電圧とｐ−
   チャネルしきい値電圧が、第２の状態のｎ−チャネルし
   きい値電圧とｐ−チャネルしきい値電圧に対して第１の
   状態でより正であるように調節されていることを特徴と
   するＣＭＯＳ集積回路。
3. 【請求項３】 共通基板上に形成された少なくとも一つ
   のｎ−チャネルトランジスタと少なくとも一つのｐ−チ
   ャネルトランジスタとを有し、ｎ−チャネルおよびｐ−
   チャネルトランジスタの各々が調節できるしきい値電圧
   を有する、ＣＭＯＳ集積回路の動作特性を向上させる方
   法であって、 ＣＭＯＳ集積回路中の漏洩電流が第２のモードの動作に
   対して減少するように、ｎ−チャネルおよびｐ−チャネ
   ルトランジスタのしきい値電圧を調節するために第１の
   モードの動作で共通基板に第１の電圧バイアスを印加す
   る工程と、 ＣＭＯＳ集積回路のスイッチング速度が第１のモードの
   動作に対して向上するように、ｎ−チャネルおよびｐ−
   チャネルトランジスタのしきい値電圧を調節するために
   第２のモードの動作で共通基板に第２の電圧バイアスを
   印加する、工程とを含む方法。