KR100718429B1 - 반도체 기억장치, 반도체 집적회로장치 및 휴대기기 - Google Patents

반도체 기억장치, 반도체 집적회로장치 및 휴대기기 Download PDF

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Abstract

본 발명은 대기시의 소비전류를 줄이는 반도체 기억장치, 반도체 집적회로장치 및 휴대기기에 관한 것이다. 주요 구성은 대기모드일 때 워드 드라이버(8, 9)는 워드선(WL0, WL1)에 음의 전압(Vng)을 공급하고, 프리차지회로(6, 7)는 P채널 MOS 트랜지스터(PT61-PT63, PT71-PT73)를 오프로 하여 비트선쌍(BL0, /BL0), (BL1, /BL1)을 전원전압(VDD)을 받는 전원노드로부터 전기적으로 분리한 것을 특징으로 한다. 이로 인하여 로우레벨의 데이터 유지노드에 접속된 액세스 트랜지스터 및 하이레벨의 데이터 유지노드에 접속된 액세스 트랜지스터의 소스와 드레인간 전압을 GIDL 전류의 문제가 생기지 않는 레벨로 내릴 수 있으므로 GIDL 전류의 문제점이 생기지 않게 되므로 대기모드에서의 소비전류를 줄일 수 있는 장점이 있다.
전원노드, 반도체 집적회로장치, 워드 드라이버, 프리차지회로

Description

반도체 기억장치, 반도체 집적회로장치 및 휴대기기{SEMICONDUCTOR MEMORY DEVICE HAVING NORMAL AND STANDBY MODES, SEMICONDUCTOR INTEGRATED CIRCUIT AND MOBILE ELECTRONIC UNIT}
도 1은 본 발명의 제 1 실시예에 의한 SRAM의 전체 구성을 도시한 블록도
도 2는 도 1에 도시한 메모리 셀의 구성을 도시한 도면
도 3은 도 1에 도시한 음의 전압발생회로의 구성을 도시한 도면
도 4는 음의 전압을 받는 노드에 부가되는 용량 및 다이오드의 구성을 도시한 도면
도 5는 도 1에 도시한 워드 드라이버의 구성을 도시한 도면
도 6은 도 5에 도시한 워드 드라이버의 동작을 설명하기 위한 타이밍차트
도 7은 도 1에 도시한 SRAM의 동작을 설명하기 위한 타이밍차트
도 8은 대기모드에서의 소비전류의 저감효과를 설명하기 위한 도면
도 9는 GIDL 전류에 대하여 설명하기 위한 도면
도 10은 대기모드에서의 소비전류의 저감효과를 설명하기 위한 도면
도 11은 본 발명의 제 2 실시예에 의한 SRAM의 구성을 도시한 도면
도 12는 본 발명의 제 3 실시예에 의한 휴대기기의 구성을 도시한 블록도
도 13은 도 12에 도시한 휴대기기의 동작을 설명하기 위한 타이밍차트
도 14는 본 발명의 제 4 실시예에 의한 SRAM의 전체 구성을 도시한 블록도
도 15는 대기모드일 때 흐르는 누설전류를 도시한 도면
도 16은 GIDL 전류에 대하여 설명하기 위한 도면
도 17은 대기모드에서의 소비전류의 저감효과를 설명하기 위한 도면
* 도면의 주요 부분에 대한 부호의 설명 *
MC1-MC4 : 메모리 셀 WL0, WS1 : 워드선
BL0, /BL0, BL1, /BL1 : 비트선
NT1a-NT4a, NT1b-NT4b : 액세스 트랜지스터
N1a-N4a, N1b-N4b : 데이터 유지노드
6, 7 : 프리차지회로 8, 9, 1401, 1402 : 워드 드라이버
10 : 음의 전압발생회로 13, 14 : 레벨유지회로
200 : 휴대기기 210 : 대기 마이크로컴퓨터
220 : 시스템 LSI 222, 223 : SRAM
224 : 논리회로 225 : 스위치
본 발명은 반도체 기억장치, 반도체 집적회로장치 및 휴대기기에 관한 것으로, 특히 통상모드 및 대기모드를 갖는 반도체 기억장치, 반도체 집적회로장치 및 휴대기기에 관한 것이다.
SRAM(Static Random Access Memory)이라는 반도체 기억장치는 플립플롭회로를 기본 구성으로 하고 있기 때문에 재생할 필요가 없고 사용하기 쉽다는 특징이 있다. 또 고속동작이 가능하고 동작마진이 크다는 특징도 있기 때문에 휴대기기용 메모리 등에 많이 사용된다. 더구나 최근에는 트랜지스터가 소형화됨에 따라 휴대기기도 소형화되고 있다.
트랜지스터에는 크기의 소형화 추세에 따라 내압이 저하되는 특징이 있다. 이 때문에 극소형 트랜지스터를 사용하는 경우에는 트랜지스터의 동작전압을 하강시킬 필요가 있고, 동작속도를 저하시키지 않고 저전압으로 동작시키기 위해서는 트랜지스터의 임계값을 내려야 한다. 따라서 전지구동을 전제로 한 소형휴대기기에서는 임계값이 낮은 트랜지스터가 사용된다. 그러나 임계값을 지나치게 하강시키면 트랜지스터를 충분히 컷 오프할 수 없게 되어 누설전류가 흐르게 되므로 이 누설전류에 의해 대기시의 소비전류가 증가된다.
전지구동을 전제로 한 소형휴대기기에서는 저전압·저전력동작이 요구된다. 특히 휴대전화에서는 대기시간을 어떻게 길게 할 수 있는가가 결정적인 기술의 하나이다. 대기시간을 길게 하려면 대기시의 소비전류를 줄여야 한다.
본 발명은 다음과 같은 문제를 해결하기 위해 이루어진 것으로, 그 목적은 대기시의 소비전류를 줄일 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 하나인 반도체 기억장치는, 통상모드 및 대기모드를 갖고, 복수의 메모리 셀, 복수의 워드 선, 복수의 비트 선, 복수의 액세스 트랜지스터 및 전위차 공급수단으로 구성된다. 복수의 메모리 셀은 행 및 열로 매트릭스형상으로 배치되고, 복수의 워드 선은 복수의 메모리 셀의 각 행에 대응하여 배치된다. 복수의 비트 선은 복수의 메모리 셀의 각 열에 대응하여 배치된다. 복수의 액세스 트랜지스터는 복수의 메모리 셀의 각각에 대응하여 설치되고, 대응하는 메모리 셀의 데이터 유지 노드와 당해 메모리 셀에 대응하는 비트 선 사이에 접속되며, 당해 메모리 셀에 대응하는 워드선의 전압을 게이트에 받는다. 전위차 공급수단은 대기모드시에 복수의 액세스 트랜지스터 중 논리 하이 레벨의 데이터를 유지하는 데이터 유지 노드에 접속된 액세스 트랜지스터 또는 논리 로우 레벨의 데이터를 유지하는 데이터 유지 노드에 접속된 액세스 트랜지스터의 게이트와 소스 사이에 음의 전위차를 인가한다. 유지수단은 대기모드일 때 전위차 공급수단에 의해서 게이트 소스 간에 음의 전위차가 인가되는 액세스 트랜지스터에 접속된 비트 선의 전위를 접지전압 레벨보다 크고 전원전압 레벨보다 작은 소정의 양의 레벨로 유지한다.
상기 복수의 액세스 트랜지스터는 게이트와 소스 사이의 전위차가 0V일 때 드레인과 소스 사이에 100pA/㎛ 이상의 전류를 흐르게 하는 것이 바람직하다.
상기 반도체 기억장치에서는 대기모드시에 복수의 액세스 트랜지스터 중 논리 하이레벨의 데이터를 유지하는 데이터 유지노드에 접속된 액세스 트랜지스터 또는 논리 로우레벨의 데이터를 유지하는 데이터 유지노드에 접속된 액세스 트랜지스터의 게이트와 소스 사이에 음의 전위차가 주어진다. 이로 인하여 논리 하이레벨의 데이터를 유지하는 데이터 유지노드로부터 액세스 트랜지스터를 통해 비트선에 흐르는 누설전류 또는 비트선으로부터 액세스 트랜지스터를 통해 논리 로우레벨의 데이터를 유지하는 데이터 유지노드로 흐르는 누설전류를 줄일 수 있다.
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상기 반도체 기억장치에서는 대기모드시에 복수의 비트선의 전위가 복수의 워드선의 전위보다 높아진다. 따라서 복수의 액세스 트랜지스터 중 논리 하이레벨의 데이터를 유지하는 데이터 유지노드에 접속된 액세스 트랜지스터의 게이트와 소스 사이에 음의 전위차가 주어진다. 이로 인하여 논리 하이레벨의 데이터를 유지하는 데이터 유지노드로부터 액세스 트랜지스터를 통해 비트선에 흐르는 누설전류를 줄일 수 있다. 또 GIDL 전류(Gate Induced Drain Leakage current)의 문제가 생기지 않는 레벨로 복수의 비트선의 전위를 유지함으로써 GIDL 전류의 문제를 해결할 수 있다.
상기 전위차 공급수단은 대기모드시에 복수의 비트선을 플로팅하는 수단을 포함하는 것이 바람직하다.
상기 반도체 기억장치에서는 대기모드시에 논리 하이레벨의 데이터를 유지하는 데이터 유지노드로부터 액세스 트랜지스터를 통해 비트선에 흐르는 누설전류에 의해 비트선이 프리차지된다. 이로 인하여 복수의 비트선의 전위가 양의 레벨로 유지된다.
상기 전위차 공급수단은 워드선 구동수단을 포함하는 것이 바람직하다. 워드선 구동수단은 대기모드시에 복수의 워드선에 음의 전압을 공급한다.
상기 반도체 기억장치에서는 대기모드시에 논리 로우레벨의 데이터를 유지하는 데이터 유지노드의 전위보다 복수의 워드선의 전위 쪽이 낮아진다. 따라서 복수의 액세스 트랜지스터 중 논리 로우레벨의 데이터를 유지하는 데이터 유지노드에 접속된 액세스 트랜지스터의 게이트와 소스 사이에 음의 전위차가 주어진다. 이로 인하여 비트선으로부터 액세스 트랜지스터를 통해 논리 로우레벨의 데이터를 유지하는 데이터 유지노드에 흐르는 누설전류를 줄일 수 있다.
본 발명의 다른 하나인 반도체 기억장치는, 통상모드 및 대기모드를 갖고, 복수의 메모리 셀, 복수의 워드 선, 복수의 비트 선, 복수의 액세스 트랜지스터, 워드 선 구동수단 및 프리차지수단으로 구성된다. 복수의 메모리 셀은 행 및 열로 매트릭스형상으로 배치되고, 복수의 워드 선은 복수의 메모리 셀의 각 행에 대응하여 배치된다. 복수의 비트 선은 복수의 메모리 셀의 각 열에 대응하여 배치된다. 복수의 액세스 트랜지스터는 복수의 메모리 셀의 각각에 대응하여 설치되고, 대응하는 메모리 셀의 데이터 유지 노드와 상기 메모리 셀에 대응하는 비트 선 사이에 접속되며, 당해 메모리 셀에 대응하는 워드 선의 전압을 게이트에 받는다. 워드 선 구동수단은 대기모드일 때 복수의 워드 선 중 액세스할 메모리 셀에 대응한 워드 선을 활성화한다. 프리차지수단은 대기모드일 때 메모리 셀에 액세스하기 전의 소정기간 복수의 비트 선의 전위를 전원전압 레벨로 프리차지 한다. 대기모드시에 워드 선 구동수단은 복수의 워드 선에 음의 전압을 공급하고, 프리차지수단은 복수의 비트 선을 전원전압을 받는 전원 노드로부터 전기적으로 분리한다.
상기 반도체 기억장치에서는 대기모드시에 전원노드로부터 전기적으로 분리된 복수의 비트선의 전위가 전원노드로부터의 공급되지 않기 때문에 전원전압레벨보다 낮아진다. 통상은 전원전압레벨의 반의 레벨인 중간전위 부근의 레벨에서 안정된다. 이로 인하여 데이터 유지노드에 접속된 액세스 트랜지스터의 소스와 드레 인간 전압을 GIDL 전류의 문제가 생기지 않는 레벨로 내릴 수 있다.
이상과 같이 상기 반도체 기억장치에 의하면 대기모드시에 복수의 워드선에 음의 전압을 공급하고 복수의 비트선을 전원노드로부터 전기적으로 분리하기 때문에 GIDL 전류의 문제를 발생시키지 않고 대기모드에서의 소비전류를 줄일 수 있다.
바람직하게는 상기 반도체 기억장치는 레벨유지수단을 추가로 구비한다. 레벨유지수단은 대기모드시에 복수의 비트 선의 전위를 접지전압 레벨보다 크고 전원전압 레벨보다 작은 소정의 레벨로 유지한다.
바람직하게는 상기 소정의 레벨은 중간전위 이하의 레벨이다.
상기 반도체 기억장치에서는 대기모드시에 복수의 비트선의 전위가 소정의 레벨로 유지되기 때문에 대기모드에서 통상모드로 복귀할 때의 프리차지기간을 일정기간에 정할 수 있다.
바람직하게는 상기 워드선 구동수단은 접지전압 공급수단과, 음의 전압공급수단을 포함한다. 접지전압 공급수단은 대기모드시에 복수의 워드선에 접지전압을 공급한다. 음의 전압공급수단은 접지전압이 공급된 후 복수의 워드선에 음의 전압을 공급한다.
상기 반도체 기억장치에서는 접지전압 공급수단에 의해 복수의 워드선을 일단 접지전압레벨에 고속으로 인출하기 때문에 음의 전압공급수단의 소비전력을 줄일 수 있다.
본 발명의 다른 특징인 반도체 집적회로장치는 상기 반도체 기억장치를 구비한다.
상기 반도체 집적회로장치는 논리회로부 및 공급절환수단을 추가로 구비하 고, 공급절환수단은 통상모드시에 논리회로부에 전원전압을 공급하는 한편, 대기모드시에 논리회로부에 전원전압을 공급하지 않는다. 상기 반도체 기억장치에서의 프리차지수단은 또한 대기모드에서 통상모드로의 절환에 응답하여 복수의 비트선의 전위를 전원전압 레벨로 프리차지한다.
본 발명의 다른 특징인 휴대기기는 상기 반도체 집적회로장치를 구비한다.
바람직하게는 상기 휴대기기는 모드절환신호 공급수단을 추가로 구비하고, 모드신호 절환수단은 통상모드/대기모드의 절환을 지시하는 모드절환신호를 반도체 집적회로에 공급한다.
(실시예)
이하 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또 도면중 동일 또는 상당부분에는 동일부호를 부여하고 그 설명은 생략한다.
(제 1 실시예)
[SRAM의 구성에 대하여]
도 1은 본 발명의 제 1 실시예에 의한 SRAM의 전체 구성을 도시한 블록도이다. 도 1에 도시하는 SRAM은 메모리 셀 어레이(1), 행 디코더(2), 열 디코더(3), 열 선택회로(4), 입출력회로(5), 프리차지회로(6, 7), 워드 드라이버(8, 9), 음의 전압발생회로(10) 및 NAND 회로(11)로 구성된다.
메모리 셀 어레이(1)는 메모리 셀(MC1-4), 워드선(WL0, WL1), 비트선쌍(BL0,/BL0), (BL1,/BL1) 및 액세스 트랜지스터(NT1a-NT4a, NT1b-NT4b)를 포함한다. 메모리 셀(MC1-MC4)은 행 및 열에 매트릭스형상으로 배치된다. 워드선(WL0)은 메모리 셀(MC1, MC3)에 대응하여 배치된다. 워드선(WL1)은 메모리 셀(MC2, MC4)에 대응하여 배치된다. 비트선쌍(BL0, /BL0)은 메모리 셀(MC1, MC2)에 대응하여 배치된다. 비트선쌍(BL1, /BL1)은 메모리 셀(MC3, MC4)에 대응하여 배치된다. 액세스 트랜지스터(NT1a-NT4a, NT1b-NT4b)는 임계값이 낮은 트랜지스터이다. 구체적으로는 액세스 트랜지스터(NT1a-NT4a, NTlb-NT4b)의 게이트와 소스 사이의 전위차가 0V일 때 드레인과 소스 사이에 100pA/㎛ 이상의 전류가 흐른다. 액세스 트랜지스터(NT1a)는 메모리 셀(MC1)의 데이터 유지노드(도시 생략)와 비트선(BL0) 사이에 접속되고, 워드선(WL0)의 전압을 게이트에 받는다. 액세스 트랜지스터(NT1b)는 메모리 셀(MC1)의 데이터 유지노드(도시 생략)와 비트선(/BL0) 사이에 접속되고, 워드선(WL0)의 전압을 게이트에 받는다. 액세스 트랜지스터(NT2a)는 메모리 셀(MC2)의 데이터 유지노드(도시 생략)와 비트선(BL0) 사이에 접속되고, 워드선(WL1)의 전압을 게이트에 받는다. 액세스 트랜지스터(NT2b)는 메모리 셀(MC2)의 데이터 유지노드(도시 생략)와 비트선(/BL0) 사이에 접속되고, 워드선(WL1)의 전압을 게이트에 받는다. 액세스 트랜지스터(NT3a)는 메모리 셀(MC3)의 데이터 유지노드(도시 생략)와 비트선(BL1) 사이에 접속되며 워드선(WL0)의 전압을 게이트에 받는다. 액세스 트랜지스터(NT3b)는 메모리 셀(MC3)의 데이터 유지노드(도시 생략)와 비트선(/BL1) 사이에 접속되며 워드선(WL0)의 전압을 게이트에 받는다. 액세스 트랜지스터(NT4a)는 메모리 셀(MC4)의 데이터 유지노드(도시 생략)와 비트선(BL1) 사이에 접속되며 워드선 (WL1)의 전압을 게이트에 받는다. 액세스 트랜지스터(NT4b)는 메모리 셀(MC4)의 데 이터 유지노드(도시 생략)와 비트선(/BL1) 사이에 접속되며 워드선(WL1)의 전압을 게이트에 받는다.
NAND 회로(11)는 모드신호(MD)와 프리차지 제어신호(PR0)의 NAND를 출력한다. NAND 회로(11)의 출력은 프리차지신호(PR1)가 된다.
행 디코더(2)는 인버터(IV21)와, NAND 회로(ND21, ND22)를 포함한다. 인버터 (V21)는 어드레스신호(A1)를 반전한다. NAND 회로(ND21)는 프리차지신호(PR1)와 어드레스신호(A1)의 NAND를 출력한다. NAND 회로(ND21)의 출력은 워드선 선택신호 (SW0)가 된다. NAND 회로(ND22)는 프리차지신호(PR1)와 인버터(IV21)의 출력의 NAND를 출력한다. NAND 회로(ND22)의 출력은 워드선 선택신호(SW1)가 된다.
음의 전압발생회로(1O)는 음의 전압(Vng)을 발생한다.
워드 드라이버(8, 9)는 워드선 구동수단을 구성한다. 워드 드라이버(8, 9)는 워드선 선택신호(SW0, SW1)에 응답하여 전원전압(VDD), 접지전압(Vss) 또는 음의 전압(Vng)을 워드선(WL0, WL1)에 공급한다.
열 디코더(3)는 인버터(IV31) 및 AND 회로(AD31, AD32)를 포함한다. 인버터 (IV31)는 어드레스신호(A0)를 반전한다. AND 회로(AD31)는 어드레스신호(A0)와 액세스신호(R/W)의 AND를 출력한다. AND 회로(AD32)는 인버터(IV31)의 출력과 액세스신호(R/W)의 AND를 출력한다.
열 선택회로(4)는 인버터(IV41, IV42)와 전송 게이트(TG41-TG44)를 포함한다. 인버터(IV41, IV42)는 AND 회로(AD31, AD32)의 출력을 반전한다. 전송 게이트(TG41, TG42)는 비트선(BL0, /BL)과 입출력선(IO, /IO) 사이에 접속된다. 전 송 게이트(TG41, TG42)는 AND 회로(AD31)의 출력에 응답하여 비트선쌍(BL0, /BL0)과 입출력선쌍(IO, /IO)을 접속/비접속으로 한다. 전송 게이트(TG43, TG44)는 AND 회로(AD32)의 출력에 응답하여 비트선쌍(BLl, /BL1)과 입출력선쌍(IO, /IO)을 접속/비접속으로 한다.
입출력회로(5)는 액세스신호(R/W)에 응답하여 입출력선쌍(IO, /IO)에 판독된 데이터를 입출력단자(D)에 전송하거나 외부로부터 입출력단자(D)에 입력된 데이터를 입출력선쌍(I0, /I0)에 전송한다.
프리차지회로(6)는 P채널 MOS 트랜지스터(PT61-PT63)를 포함한다. P채널 MOS 트랜지스터(PT61, PT62)는 전원전압(VDD)을 받는 전원노드와 비트선(BL0, /BL0) 사이에 접속되며, 프리차지신호(PR1)에 응답하여 온/오프한다. P채널 MOS 트랜지스터 (PT63)는 비트선(BL0)과 비트선(/BL0) 사이에 접속되고 프리차지신호(PR1)에 응답하여 온/오프한다.
프리차지회로(7)는 P채널 MOS 트랜지스터(PT71-PT73)를 포함한다. P채널 MOS 트랜지스터(PT71, PT72)는 전원전압(VDD)을 받는 전원노드와 비트선(BL1, /BL1) 사이에 접속되며 프리차지신호(PR1)에 응답하여 온/오프한다. P채널 MOS 트랜지스터 (PT73)는 비트선(BL1)과 비트선(/BL1) 사이에 접속되고 프리차지신호(PR1)에 응답하여 온/오프한다.
도 2는 도 1에 도시된 메모리 셀(MC1-MC4)의 구체적 구성을 도시한 도면이다. 도 2에 도시하는 메모리 셀(MCi)은 P채널 MOS 트랜지스터(MPia, MPib)와 N채널 MOS 트랜지스터(MNia, MNib)를 포함한다(i = 1∼4).
P채널 MOS 트랜지스터(MPia)는 전원전압(VDD)을 받는 전원노드와 데이터 유지노드(Nia) 사이에 접속된다. N채널 MOS 트랜지스터(MNia)는 데이터 유지노드(Nia)와 접지전압(Vss)을 받는 접지노드 사이에 접속된다. P채널 MOS 트랜지스터(MPia) 및 N채널 MOS 트랜지스터(MNia)의 게이트는 데이터 유지노드(Nib)에 접속된다. P채널 MOS 트랜지스터(MPib)는 전원노드와 데이터 유지노드(Nib) 사이에 접속된다. N채널 MOS 트랜지스터(MNib)는 데이터 유지노드(Nib)와 접지노드 사이에 접속된다. P채널 MOS 트랜지스터(MPib) 및 N채널 MOS 트랜지스터(MNib)의 게이트는 데이터 유지노드(Nia)에 접속된다.
이상과 같이 구성된 메모리 셀(MCi)에서는 데이터 유지노드(Nia, Nib)에 1비트의 상보데이터신호가 유지된다.
또 도 1에 도시된 액세스 트랜지스터(NTia)(i = 1∼4)는 비트선(BL0, BL1)과 데이터 유지노드(Nia) 사이에 접속되고, 액세스 트랜지스터(NTib)는 비트선(/BL0, /BL1)과 데이터 유지노드(Nib) 사이에 접속된다.
도 3은 도 1에 도시된 음의 전압발생회로(10)의 구체적 구성을 도시한 도면이다. 도 3에 도시하는 음의 전압발생회로는 링 오실레이터(101), 인버터(102), 커패시터(C101-C104) 및 P채널 MOS 트랜지스터(PT101-PT106)를 포함한다.
링 오실레이터(101)는 링형상으로 접속된 홀수단의 인버터(도시 생략)를 포함하며, 소정의 발진주파수를 갖는 신호를 출력한다. 인버터(102)는 링 오실레이터(101)로부터의 신호를 반전한다. 커패시터(C101)는 인버터(102)의 출력노드와 노드(N102) 사이에 접속된다. 커패시터(C102)는 인버터(102)의 출력노드와 노드(N104) 사이에 접속된다. 커패시터(C103)는 링 오실레이터(101)의 출력노드와 노드(103) 사이에 접속된다. 커패시터(C104)는 링 오실레이터(101)의 출력노드와 노드(N105) 사이에 접속된다.
P채널 MOS 트랜지스터(PT101)는 노드(N101)와 노드(N102) 사이에 접속된다. P채널 MOS 트랜지스터(PT102)는 노드(Nl02)와 접지전압(Vss)을 받는 접지노드 사이에 접속된다. P채널 MOS 트랜지스터(PT103)는 노드(N101)와 노드(N103) 사이에 접속된다. P채널 MOS 트랜지스터(PT104)는 노드(N103)와 접지노드 사이에 접속된다. P채널 MOS 트랜지스터(PT105)는 노드(Nl04)와 접지노드 사이에 접속된다. P채널 MOS 트랜지스터(PT106)는 노드(Nl05)와 접지노드 사이에 접속된다. P채널 MOS 트랜지스터(PT101, PT104)의 게이트는 서로 접속되는 동시에 노드(N104)에도 접속된다. P채널 MOS 트랜지스터(PT102, PT103)의 게이트는 서로 접속되는 동시에 노드(N105)에도 접속된다. P채널 MOS 트랜지스터(PT105)의 게이트는 노드(Nl05)에 접속된다. P채널 MOS 트랜지스터(PT106)의 게이트는 노드(Nl04)에 접속된다.
이상과 같이 구성된 음의 전압발생회로(10)에서는 링 오실레이터(101)로부터의 신호의 상승/하강에 응답하여 차지펌핑이 행해져 노드(N101)에 음의 전압(Vng)이 발생된다.
음의 전압(Vng)을 발생시킬 때 노드(N101)에 공급되는 전하는 도 4에 도시하는 용량(104)으로 축적된다. 용량(104)의 성분은 게이트 산화막을 이용한 용량, 배선간 용량, 워드선간 결합용량 등이다.
음의 전압(Vng)의 레벨(전위)은 도 4에 도시하는 PN 접합 다이오드(103)에 의해 빌트-인 전압레벨과 접지전압(Vss) 레벨의 중간레벨에 클램프된다. 이 전위는 모니터회로와 레퍼런스회로의 조합 등의 기존 아날로그 기술을 이용하여 원하는 레벨로 제어할 수 있다. 후술하는 GIDL 전류의 특성에 따라 -0.3V에서 -0.5V의 범위로 설정될 수 있다.
도 5는 도 1에 도시된 워드 드라이버(8, 9)의 구체적 구성을 도시한 도면이다. 워드 드라이버(8, 9)는 모두 동일한 구성이기 때문에 도 5에서는 워드 드라이버(8)의 구성에 대하여 도시한다. 도 5에 도시하는 워드 드라이버는 인버터 (IV81-IV92), NAND 회로(ND81), 레벨 시프트회로(LS1, LS2), P채널 MOS 트랜지스터 (PT81) 및 N채널 MOS 트랜지스터(NT81, NT82)를 포함한다.
인버터(IV81-IV85)는 직렬로 접속된다. 인버터(IV81)의 입력에는 워드선 선택신호(SW0)가 공급된다. 인버터(IV85)의 출력은 NAND 회로(ND81)의 한쪽의 입력에 접속된다. 인버터(IV81-IV85)는 워드선 선택신호(SW0)를 소정시간 지연시켜 NAND 회로(ND81)의 한쪽의 입력에 공급한다. NAND 회로(ND81)는 인버터(IV85)의 출력과 워드선 선택신호(SW0)의 NAND를 출력한다. 인버터(IV86)는 NAND 회로(ND81)의 출력을 반전한다. 인버터(IV87)는 워드선 선택신호(SW0)를 반전한다. 인버터(IV88)는 인버터(IV87)의 출력을 반전한다. 인버터(IV89-IV92)는 직렬로 접속된다. 인버터 (IV89)의 입력에는 워드선 선택신호(SW0)가 공급된다. 인버터(IV89-IV92)는 워드선 선택신호(SW0)를 소정시간 지연시켜 출력한다.
레벨 시프트회로(LS1)는 P채널 MOS 트랜지스터(PT91, PT92), N채널 MOS 트랜지스터(NT91, NT92) 및 인버터(IV93)를 포함한다.
P채널 MOS 트랜지스터(PT91)는 전원전압(VDD)을 받는 노드(N80)와 노드(N82) 사이에 접속되고, 인버터(IV86)의 출력을 게이트에 받는다. N채널 MOS 트랜지스터 (NT91)는 노드(N82)와 음의 전압(Vng)을 받는 노드(N81) 사이에 접속된다. N채널 MOS 트랜지스터(NT91)의 게이트는 노드(N83)에 접속된다. 인버터(IV93)는 인버터 (IV86)의 출력을 반전한다. P채널 MOS 트랜지스터(PT92)는 노드(N80)와 노드(N83) 사이에 접속되며 인버터(IV93)의 출력을 게이트에 받는다. N채널 MOS 트랜지스터 (NT92)는 노드(N83)와 노드(N81) 사이에 접속된다. N채널 MOS 트랜지스터(NT92)의 게이트는 노드(N82)에 접속된다.
레벨 시프트회로(LS2)는 P채널 MOS 트랜지스터(PT93, PT94), N채널 MOS 트랜지스터(NT93, NT94) 및 인버터(IV94)를 포함한다.
P채널 MOS 트랜지스터(PT93)는 전원전압(VDD)을 받는 노드(N90)와 노드(N92) 사이에 접속되고, 인버터(IV92)의 출력을 게이트에 받는다. N채널 MOS 트랜지스터 (NT93)는 노드(N92)와 음의 전압(Vng)을 받는 노드(N91) 사이에 접속된다. N채널 MOS 트랜지스터(NT93)의 게이트는 노드(N93)에 접속된다. 인버터(IV94)는 인버터 (IV92)의 출력을 반전한다. P채널 MOS 트랜지스터(PT94)는 노드(N90)와 노드(N93) 사이에 접속되고, 인버터(IV94)의 출력을 게이트에 받는다. N채널 MOS 트랜지스터 (NT94)는 노드(N93)와 노드(N91) 사이에 접속된다. N채널 MOS 트랜지스터(NT94)의 게이트는 노드(N92)에 접속된다.
P채널 MOS 트랜지스터(PT81) 및 N채널 MOS 트랜지스터(NT81)는 전원전압(VDD)을 받는 전원노드와 접지전압(Vss)을 받는 접지노드 사이에 직렬로 접속된다. P채널 MOS 트랜지스터(PT81)의 게이트는 인버터(IV88)의 출력을 받는다. N채널 MOS 트랜지스터(NT81)의 게이트는 노드(N83)의 전압(Ba)을 받는다. P채널 MOS 트랜지스터(PT81)와 N채널 MOS 트랜지스터(NT81)의 상호접속 노드(N84)의 전압이 워드선(WL0)에 공급된다.
N채널 MOS 트랜지스터(NT82)는 상호 접속노드(N84)와 음의 전압(Vng)을 받는 노드 사이에 접속된다. N채널 MOS 트랜지스터(N82)의 게이트는 노드(N93)의 전압을 받는다.
이상과 같이 구성된 워드 드라이버(8)의 동작에 대하여 도 6을 참조하여 설명한다.
워드선 선택신호(SW0)가 하이레벨(논리 하이레벨)일 때 노드(N83)의 전압(Va)은 음의 전압(Vng)레벨이고, 노드(N93)의 전압(Vb)은 전원전압(VDD)레벨이다. 따라서 N채널 MOS 트랜지스터(NT81)는 오프, N채널 MOS 트랜지스터(NT82)는 온, P채널 MOS 트랜지스터(PT81)는 오프가 된다.
워드선 선택신호(SW0)가 하이레벨(논리 하이레벨)에서 로우레벨(논리 로우레벨)로 내려가면 이것에 응답하여 P채널 M0S 트랜지스터(PT81)가 온이 된다. 또 노드(N93)의 전압(Vb)이 음의 전압(Vng) 레벨로 내려가고, N채널 MOS 트랜지스터(NT82)가 오프가 된다. 이로 인하여 노드(N84)의 전압, 즉 워드선(WL0)의 전압은 음의 전압(Vng)레벨로부터 전원전압(VDD)레벨이 된다.
워드선 선택신호(SW0)가 로우레벨에서 하이레벨로 상승하면 P채널 MOS 트랜지스터(PT81)는 오프가 된다. 또 노드(N83)의 전압(Va)은 워드선 선택신호(SWO)의 상승에 응답한 단사펄스(one shot pulse)가 된다. 이 단사펄스를 받아 N채널 MOS 트랜지스터(NT81)가 일정기간 온이 되고, 노드(N84)가 방전된다. 즉 워드선(WL0)의 전압은 전원전압(VDD)레벨로부터 접지전압(Vss) 레벨이 된다. 노드(N83)의 전압(Va)이 상승한 후 노드(N93)의 전압이 전원전압(VDD) 레벨이 되고, N채널 MOS 트랜지스터(NT82)가 온이 된다. 이로 인하여 워드선(WL0)의 전압은 접지레벨(Vss)에서 음의 전압(Vng) 레벨이 된다.
이상과 같이 워드 드라이버(8)에서는 N채널 MOS 트랜지스터(NT81)에 의해 워드선(WL0)을 일단 접지전압(Vss)레벨로 고속으로 인출하고, 그 후 N채널 MOS 트랜지스터(NT82)를 온으로 함으로써 도 4에 도시된 용량(104)에 축적된 전하를 이용하여 전하를 재배분하여 접지전압(Vss)레벨에서 음의 전압(Vng)레벨로 전위를 떨어뜨린다. 이로 인하여 워드선의 고속 풀-다운을 실현하면서 불필요한 전하를 소비하지 않고 완료할 수 있다. 즉 음의 전압발생회로(10)의 소비전력을 줄일 수 있다.
[SRAM의 동작]
다음으로 이상과 같이 구성된 SRAM의 동작에 대하여 도 1에 도시된 전체 구성도 및 도 7에 도시된 타이밍차트를 참조하여 설명한다. 여기에서는 (1)통상 모드, (2)대기모드로 나누어 설명한다.
(1)통상모드
모드신호(MD)가 하이레벨일 때 SRAM은 통상모드가 된다. 통상모드란 메모리 셀(MCi)에 대하여 액세스가 행해지는 기간을 말한다. 이 SRAM은 프리차지신호(PR0)의 1 사이클 중 전반부에서 액세스하고 후반부에서 프리차지하여 다음 사이클에 대 비하는 순서로 제어된다. SRAM 외부에서 공급되는 프리차지신호(PR0)는 외부클록신호(CLK)에 동기한 신호이다. 외부클록신호(CLK)는 동작의 기준이 되는 신호이다.
시각 t1에서 프리차지신호(PR0)가 하이레벨에서 로우레벨이 된다. 이것에 응답하여 프리차지신호(PR1)는 하이레벨이 된다. 또 액세스신호(R/W)는 로우레벨에서 하이레벨이 된다. 도 1에 도시하는 메모리 셀(MC1)에 액세스하기 위해 어드레스신호(A0, A1)는 모두 하이레벨이 된다. 어드레스신호(A1) 및 프리차지신호(PR1)에 응답하여 워드선 선택신호(SW0)가 로우레벨이 된다. 이것에 응답하여 워드 드라이버(8)에 의해 워드선(WL0)이 활성화되고, 워드선(WL0)의 전압은 전원전압(VDD)레벨이 된다. 그리고 N채널 MOS 트랜지스터 (NT1a, NT1b)가 온이 되고, 메모리 셀(MC1)의 데이터 유지노드(N1a, N1b)와 비트선쌍(BL0, /BL0)이 접속된다. 한편 어드레스신호(A0) 및 액세스신호(R/W)에 응답하여 전송 게이트(TG41, TG42)가 온이 된다. 이로 인하여 비트선쌍(BL0, /BL0)과 입출력선쌍(IO, /IO)이 접속된다. 메모리 셀(MC1)로부터 데이터를 판독할 때는 데이터 유지노드(Nia, Nib)의 상보데이터가 비트선쌍(BL0, /BL0), 데이터 입출력선쌍(IO, /IO)에 판독되고, 입출력회로(5)에 의해 입출력단자(D)에 전송된다.
메모리 셀(MC1)에 데이터를 기입할 때는 데이터 입출력회로(5)에 의해 입출력단자(D)에 공급된 데이터가 입출력선쌍(IO, /IO)을 통해 비트선쌍(BL, /BL0)에 전송된다. 이로 인하여 메모리 셀(MC1)로부터 비트선쌍(BL0, /BL0)에 판독된 데이터신호가 다시 기입된다.
시각 t2에 있어서 프리차지신호(PR0)가 하이레벨이 된다. 이것에 응답하여 프리차지신호(PR1), 액세스신호(R/W), 어드레스신호(A0, A1)가 로우레벨이 된다. 또 전송 게이트(TG41, TG42)가 오프가 된다. 또 워드선 선택신호(SW0)가 하이레벨이 되고, 워드선(WL0)의 전압은 음의 전압레벨이 된다. 이것에 응답하여 N채널 MOS 트랜지스터(NT1a, NT1b)가 오프가 된다.
프리차지신호(PR1)가 로우레벨이 되는 데 응답하여 프리차지회로(6, 7)에서의 P채널 MOS 트랜지스터(PT61-PT63, PT71-PT73)가 온이 된다. 이로 인하여 비트선 (BL0, /BL0, BL1, /BL1)이 전원전압(VDD)을 받는 전원노드에 접속되어 전원전압 (VDD)레벨에 프리차지된다. 또 P채널 MOS 트랜지스터(PT63)에 의해 비트선쌍(BL0, /BL0)이 이퀄라이즈되고, P채널 MOS 트랜지스터(PT73)에 의해 비트선쌍(BL1, /BL1)이 이퀄라이즈된다. 이로 인하여 계속되는 시각 t3-t4에서의 액세스에 대한 준비가 완료된다. 그리고 시각 t3-t5에서의 사이클에서도 마찬가지로 하여 액세스, 프리차지가 행해진다.
(2)대기모드
모드신호(MD)가 로우레벨일 때 SRAM은 대기모드가 된다. 여기에서 대기모드란 메모리 셀로의 액세스 빈도가 통상모드에서의 액세스 빈도의 10% 이하가 되는 기간을 말한다.
시각 t5에서 모드신호(MD)가 하이레벨에서 로우레벨이 되고, SRAM은 대기모드가 된다.
모드신호(MD)가 로우레벨이 되면 프리차지신호(PR0)의 값에 관계없이 프리차지신호(PR1)는 하이레벨이 된다. 이것에 응답하여 프리차지회로(6, 7)에서의 P채널 MOS 트랜지스터(PT61-PT63, PT71-PT73)가 오프가 된다. 그 결과 비트선쌍(BL0, /BL0, BLl, /BL1)과 전원전압(VDD)을 받는 전원노드가 전기적으로 분리된다. 즉 프리차지가 중지된다.
또 워드선 선택신호(SW0, SW1)는 하이레벨이 되고, 워드선(WL0, WL1)의 전압은 음의 전압(Vng)레벨이 된다.
또 액세스신호(R/W)는 로우레벨이 되고, 전송 게이트(TG41-TG44)가 오프가 된다. 이로 인하여 비트선쌍(BL0, /BL0, BL1, /BL1)과 입출력선쌍(IO, /IO)이 전기적으로 분리된다.
이후 시각 t6까지 대기모드의 상태가 계속된다.
통상 SRAM에서는 1사이클 중 전반부에 액세스동작을 하고, 후반부에 프리차지를 행하여 다음 사이클에 대비하는 순서로 제어된다. 따라서 대기모드에서 프리차지 동작을 중지한 경우에는 그 상태로부터 통상모드, 즉 사이클의 전반부에서 액세스 동작에 직접 들어갈 수는 없다. 그러나 SRAM을 이용한 휴대기기에서는 통상대기상태(대기모드)에서 통상동작상태(통상모드)로 복귀할 때까지는 수밀리초의 시간이 있다(후술하는 전원안정화기간). 그 사이에 복수회의 더미사이클이 들어가면 모든 비트선의 프리차지 상태를 복귀할 수 있으므로 문제가 되지 않는다. 이러한 관점에서 시각 t6-t7 사이에 더미사이클이 설치되어 있다.
그와 같은 더미사이클을 설치할 수 없는 경우에는 사이클의 최초에 프리차지가 들어가고, 그 후 액세스가 행해지는 메모리의 제어로 변환하면 상술한 문제점은 해결할 수 있다. 그러나 액세스 요구로부터 실제로 데이터가 출력되기까지의 시간 이 길기 때문에 적용범위가 저속인 경우에만 적용된다.
[대기모드에서의 소비전류 저감효과]
다음으로 대기모드에서의 소비전류 저감효과에 대하여 설명한다. 또 설명을 간단히 하기 위해 메모리 셀(MC1, MC2)에 대하여 설명한다.
도 8을 참조하여 종래의 SRAM에서는 대기모드일 때 프리차지회로(6)에서의 P채널 MOS 트랜지스터(PT61-PT63)를 온으로 하고, 비트선쌍(BL0, /BL0)을 전원전압(VDD)레벨에 프리차지한다. 또 워드선(WL0, WL1)에는 로우레벨(0V)의 전압이 공급된다. 이 때문에 전원전압(VDD)을 받는 전원노드로부터 액세스 트랜지스터(NT1b, NT2a)를 통해 메모리 셀(MC1, MC2) 내의 접지노드에 누설전류(I1)가 흐른다.
이 누설전류(I1)는 전원노드로부터 모든 메모리 셀의 로우레벨의 데이터 유지노드로 유입된다. 따라서 SRAM 전체에서는 메모리 셀의 수와 각 액세스 트랜지스터의 누설전류를 곱한 만큼의 누설전류(I1)가 흐른다. 도 8에서는 2개의 메모리 셀(MC1, MC2)밖에 나타나 있지 않지만, 예를 들어 액세스 트랜지스터의 누설전류를 0.1㎂로 하면 100만개의 메모리 셀을 갖는 SRAM에서는 100mA의 전류가 흐른다. 전지구동을 전제로 한 소형휴대기기에 사용하는 경우, 대기모드에서의 소비전류값으로서 이 값은 도저히 허용되지 않는 값이다.
이 누설전류(I1)를 저감하는 방법으로서 액세스 트랜지스터(NT1b, NT2a)의 게이트에 음의 전압(예를 들어 -0.3V)을 인가하는 방법이 있다. 이 방법에 의하면 액세스 트랜지스터(NT1b, NT2a)의 소스(로우레벨의 데이터 유지노드(N1b, N2a))와 게이트 사이가 역바이어스되기 때문에 누설전류(I1)를 줄일 수 있다.
그런데 최근의 트랜지스터가 한층 더 미세화됨에 따라 새로운 문제점이 생겼다. GIDL 전류(Gate-Induced-Drain-Leakage-current)의 문제이다. 도 9에 도시된 바와 같이 GIDL 전류는 게이트전압(Vgs)이 음이고, 또 드레인전압(Vds)이 전원전압 (VDD) 부근인 경우에 크게 되어 문제가 된다. 이 문제를 해결하기 위해서는 드레인전압 (Vds)을 작게 하는 것이 효과적이다.
액세스 트랜지스터(NT1b, NT2a)의 게이트에 음의 전압(예를 들어 -0.3V)을 인가한 경우 게이트와 드레인 사이의 음의 전위차가 커진다. 비트선쌍(BL0, /BL0)이 전원전압(VDD)레벨로 프리차지되어 있기 때문이다. 전원전압(VDD)을 1.5V로 하면 게이트와 드레인간 전압(Vgd)은 Vgd = -0.3-1.5=-1.8V가 된다. 따라서 GIDL 전류(I2)가 흘러 대기시의 소비전류를 줄일 수 없다.
제 1 실시예에 의한 SRAM에서는 이 GIDL 전류의 문제를 해결하기 위해 대기모드시에 프리차지회로(6, 7)의 P채널 MOS 트랜지스터(PT61-PT63, PT71-PT73)를 오프로 하고, 비트선쌍(BL0, /BL0, BL1, /BL1)을 전원전압(VDD)을 받는 전원노드로부터 전기적으로 분리한 것이다.
전원노드와 전기적으로 분리된 비트선쌍(BL0, /BL0, BLl, /BL1)의 전위는 전원노드로부터의 공급이 없기 때문에 전원전압(VDD)레벨보다도 낮아진다. 통상은 중간전위(1/2 VDD) 부근의 레벨에서 안정된다. 이하 도 10을 참조하여 설명한다. 도 10에는 도 8에 도시된 P채널 MOS 트랜지스터(MPla), 액세스 트랜지스터(NT1a, NT2a), N채널 MOS 트랜지스터(MN2a)를 도시한다. 프리차지를 중지하면 비트선(BL0) 의 전압(VBN)은 중간전위레벨 부근(전원전압(VDD)을 1.5V로 하면 약 0.75V)에서 안정된다. 이로 인하여 액세스 트랜지스터(NT2a)의 드레인전압(Vds21)이 약 0.75V가 된다. 이 결과 액세스 트랜지스터(NT2a)를 흐르는 전류(I2b)는 도 9에 도시된 바와 같이 I2에서 I3으로 저감된다. 또 하이레벨의 데이터 유지노드 (N1a)에 접속된 액세스 트랜지스터(NT1a)의 드레인전압(Vds1)도 약 0.75V가 되고, 액세스 트랜지스터(NTla)를 흐르는 전류(I2a)도 도 9에 도시된 바와 같이 약 I3이 된다.
이와 같이 비트선쌍(BL0, /BL0, BL1, /BL1)을 전원노드로부터 전기적으로 분리함으로써 로우레벨의 데이터 유지노드에 접속된 액세스 트랜지스터 및 하이레벨의 데이터 유지노드에 접속된 액세스 트랜지스터의 쌍방의 소스와 드레인간 전압을 GIDL 전류의 문제가 생기지 않은 레벨로 할 수 있다.
이상과 같이 제 1 실시예에 의하면 대기모드시에 워드선(WL0, WL1)에 음의 전압(Vng)을 공급하고, 비트선쌍(BL0, /BL0, BL1, /BL1)을 전원노드로부터 전기적으로 분리하기 때문에 GIDL 전류의 문제가 생기지 않게 대기모드에서의 소비전류를 줄일 수 있다.
(제 2 실시예)
본 발명의 제 2 실시예에 의한 SRAM은 도 1에 도시된 구성에 덧붙여서 추가로 도 11에 도시하는 1/2 VDD 발생회로(12) 및 레벨유지회로(13, 14)를 구비한다.
1/2 VDD 발생회로(12)는 공지의 회로로서, 전원전압(VDD)을 받아 전원전압 (VDD)의 1/2 레벨의 전압(1/2 VDD)을 발생한다.
레벨유지회로(13)는 P채널 MOS 트랜지스터(PT131-PT133)를 포함한다. P채널 MOS 트랜지스터(PT131)는 전압 1/2 VDD를 받는 노드와 노드(N131) 사이에 접속되고, 모드신호(MD)에 응답하여 온/오프한다. P채널 MOS 트랜지스터(PT132)는 전압(1/2 VDD)을 받는 노드와 노드(N132) 사이에 접속되고, 모드신호(MD)에 응답하여 온/오프한다. 노드(N131, N132)는 각각 비트선(BL0, /BL0)에 접속된다. P채널 MOS 트랜지스터(PT133)는 노드(N131)와 노드(N132) 사이에 접속되고 모드신호(MD)에 응답하여 온/오프한다.
레벨유지회로(14)는 P채널 MOS 트랜지스터(PT141-PT143)를 포함한다. P채널 MOS 트랜지스터(PT141)는 전압(1/2 VDD)을 받는 노드와 노드(N141) 사이에 접속되고, 모드신호(MD)에 응답하여 온/오프한다. P채널 MOS 트랜지스터(PT142)는 전압(1/2 VDD)을 받는 노드와 노드(N142) 사이에 접속되며, 모드신호(MD)에 응답하여 온/오프한다. 노드(N141, N142)는 각각 비트선(BL1, /BL1)에 접속된다. P채널 MOS 트랜지스터(PT143)는 노드(N141)와 노드(N142) 사이에 접속되고 모드신호(MD)에 응답하여 온/오프한다.
이 SRAM에서는 대기모드시에 P채널 MOS 트랜지스터(PT131-PT133, PT141-PT143)가 온이 되어 비트선쌍(BL0, /BL0, BL1, /BL1)의 전압레벨이 1/2 VDD 레벨로 유지된다. 이로 인하여 제 1 실시예에서와 같은 소비전류 저감효과를 얻을 수 있으며 다음과 같은 효과를 추가로 얻을 수 있다.
제 1 실시예에서는 비트선쌍(BL0, /BL0, BLl, /BL1)은 플로팅으로 되어 있어 그 전압레벨이 일정하지 않다. 따라서 대기모드에서 통상모드로 복귀할 때의 프리차지기간(도 7에 도시된 더미사이클기간)을 일정기간으로 정할 수 없다.
그러나 제 2 실시예에 의하면 대기모드시의 비트선쌍(BL0, /BL0, BL1, /BL1)의 전압레벨이 일정레벨(1/2 VDD 레벨)로 유지되기 때문에 대기모드에서 통상모드로 복귀할 때의 프리차지기간(도 7에 도시된 더미사이클기간)을 일정기간으로 정할 수 있다.
또 여기에서는 비트선의 전압레벨을 1/2 VDD 레벨로 유지하고 있으나 유지하는 레벨은 전원전위 VDD보다 낮은 레벨이면 된다. 중간전위 1/2 VDD 레벨 이하의 레벨이 바람직하다.
(제 3 실시예)
도 12는 본 발명의 제 3 실시예에 의한 휴대기기의 구성을 도시한 블록도이다. 도 12에 도시하는 휴대기기(200)는 대기 마이크로컴퓨터(210) 및 시스템 LSI(220)를 구비한다. 이러한 휴대기기(200)의 예로서는 예를 들어 휴대전화 등을 들 수 있다.
대기 마이크로컴퓨터(210)는 휴대기기(200)의 시스템으로서 상시 전원이 온으로 되어 있다. 또한 통상모드/대기모드의 절환을 지시하는 모드절환신호(CTA)를 시스템 LSI(220)에 공급한다.
시스템 LSI(220)는 제어회로(221), SRAM(222, 223), 논리회로(224) 및 스위치(225)를 포함한다.
제어회로(221)는 대기 마이크로컴퓨터(210)로부터의 모드절환신호(CTA)에 응답하여 모드신호(MD)를 SRAM(222)에 공급하고, 절환신호(CTB)를 스위치(225)에 공급한다. SRAM(222)은 도 1에 도시된 SRAM과 같은 것이며, 대기모드에서의 소비전류 를 줄이는 효과를 갖는다. SRAM(222)에는 대기모드에서도 전원전압(VDD)이 공급된다. SRAM(223)은 대기모드시에 누설전류를 차단하기 때문에 대기모드시에는 전원이 공급되지 않는다. 스위치(225)는 전원전압(VDD)을 받는 전원노드와, SRAM(223) 및 논리회로(224)의 전원노드 사이에 접속되고, 절환신호(CTB)에 응답하여 온/오프한다. 스위치(225)가 온일 때는 SRAM(223) 및 논리회로(224)에는 전원전압(VDD)이 공급되고, 오프일 때는 전원전압(VDD)이 공급되지 않는다.
즉 시스템 LSI(220) 내에서는 대기 마이크로컴퓨터(210)와 교환을 행하는 제어회로(221) 및 SRAM(222)에만 상시 전원이 공급된다.
다음으로 이상과 같이 구성된 휴대기기의 동작에 대하여 도 13을 참조하여 설명한다. 통상모드에서 대기모드로 이행할 때(예를 들어 휴대전화 대기시)에는 대기 마이크로컴퓨터(210)는 대기모드로 천이한다는 모드절환신호(CTA)를 시스템 LSI(220)에 공급한다. 이것은 시각 t11에서 모드절환신호(CTA)가 하이레벨에서 로우레벨로 하강하는 것에 대응한다.
이 모드절환신호(CTA)에 응답하여 제어회로(221)는 모드신호(MD) 및 절환신호(CTB)를 로우레벨로 하강한다. 로우레벨의 절환신호(CTB)에 응답하여 스위치(225)는 오프가 된다. 이로 인하여 SRAM(223) 및 논리회로(224)로의 전원공급이 차단된다. 한편 로우레벨의 모드신호(MD)에 응답하여 SRAM(222)은 프리차지동작을 중지한다.
대기모드에서 통상모드로 되돌아갈 때는 모드절환신호(CTA)가 하이레벨이 된다(t12). 이것에 응답하여 절환신호(CTB)가 하이레벨이 되고, 스위치(225)가 온이 된다. 한편 모드신호(MD)가 하이레벨이 되고 SRAM(222)은 프리차지를 시작한다. 대기모드 동안 SRAM(222)의 비트선은 전원노드로부터 전기적으로 분리되어 있었기 때문에 전위가 내려간다. 따라서 프리차지를 시작할 때에 모든 비트선을 일제히 프리차지하면 큰 피크전류가 흐르는 것이 예상된다. 이 때문에 시간차를 두고 단계적으로 프리차지하는 것이 바람직하다. 예를 들어 복수의 비트선을 몇 개의 그룹으로 나누어 그룹마다 시간차를 두고 프리차지하도록 하는 것이 바람직하다. 스위치(225)가 온으로 되고나서 전압(Vint)이 전원전압(VDD)레벨로 안정될 때까지는 수밀리초 걸린다고 예상된다(t12-t13). 이와 같이 시스템 LSI(220)가 안정되게 동작을 시작할 때까지는 시간이 있다. 따라서 SRAM(222)의 프리차지상태로의 복귀시간(도 7에 도시하는 더미사이클)도 충분히 있어 상술한 단계적인 프리차지가 가능하다.
(제 4 실시예)
도 14는 본 발명의 제 4 실시예에 의한 SRAM의 전체 구성을 도시한 블록도이다. 도 14에 도시하는 SRAM은 메모리 셀 어레이(1), 행 디코더(2), 열 디코더(3), 열 선택회로(4), 입출력회로(5), 프리차지회로(6, 7), 워드 드라이버(1401, 1402) 및 NAND 회로(11)를 구비한다. 워드 드라이버(1401, 1402)는 하이레벨의 워드선 선택신호(SW0, SW1)에 응답하여 전원전압(VDD)을 워드선(WL0, WL1)에 공급하고, 로우레벨의 워드선 선택신호(SW0, SW1)에 응답하여 접지전압(Vss(= 0V))을 워드선(WL0, WL1)에 공급한다.
다음으로 도 14에 도시된 SRAM의 대기모드에서의 소비전류 저감효과에 대하 여 설명한다. 또 설명을 간단히 하기 위해 메모리 셀(MC1, MC2)에 대하여 설명한다.
대기모드시에 워드선(WL0, WL1)에 접지전압(Vss(= 0V))이 주어지고, 액세스 트랜지스터(NT1a, NTlb, NT2a, NT2b)는 오프가 된다. 또 전송 게이트(TG41-TG44) 및 P채널 MOS 트랜지스터(PT61-PT63, PT71-PT73)가 오프가 되고, 비트선(BL0, /BL0, BL1, /BL1)이 플로팅된다. 그런데 도 15에 도시된 바와 같이 메모리 셀(MC1, MC2)의 전원노드로부터 P채널 MOS 트랜지스터(MPla, MP2b)-하이레벨의 데이터를 유지하는 데이터 유지노드(Nla, N2b)-액세스 트랜지스터(NT1a, NT2b)-비트선 (BL0, /BL0)-액세스 트랜지스터(NT2a, NTlb)-로우레벨의 데이터를 유지하는 데이터 유지노드(N2a, Nlb)-N채널 MOS 트랜지스터(MN2a, MN1b)-접지노드에 이르는 경로에 누설전류(Ix)가 흐른다. 이것은 액세스 트랜지스터(NT1a, NTlb, NT2a, NT2b)의 임계값이 낮기 때문이다. 누설전류(Ix)에 의해 비트선(BL0, /BL0)의 전위는 접지전압(Vss(= 0V))보다 높고 전원전압(VDD)보다 낮은 양의 레벨로 유지된다. 이로 인하여 액세스 트랜지스터(NT1a, NT2b)의 게이트와 소스 사이에 음의 전위차가 주어진다. 따라서 액세스 트랜지스터(NT1a, NT2b)를 통해 누설전류(Ix)는 흐르지만 게이트와 소스 사이의 음의 전위차에 의해 그 전류량은 저감된다.
상술한 바와 같이 누설전류(Ix)에 의해 비트선(BL0, /BL0)의 전위는 양의 레벨로 유지된다. 그러나 그 레벨은 일정하다고 한정되지 않는다. 접지전압(Vss(= 0V)) 레벨에 가까운 레벨(예를 들어 0.1V)이 될 가능성도 있다. 이 때 액세스 트랜지스터(NT1a, NT2b)의 게이트와 소스간 전압(Vgs)은 음의 레벨(-0.1V)이 되고 드레 인과 소스간 전압(Vds)은 전원전압(VDD)(여기에서는 VDD=1.5V로 한다) 부근의 레벨이 된다. 따라서 도 16에 도시된 바와 같이 GIDL 전류(≠I11)가 흐른다. 이 GIDL 전류의 문제를 해결하기 위해서는 도 11에 도시된 바와 같은 레벨유지회로(13, 14) 및 1/2 VDD 발생회로(12)를 설치하면 된다. 그러면 도 17에 도시된 바와 같이 대기모드시의 비트선(BL0, /BL0)의 전위(VNB)는 1/2 VDD 레벨이 되고, 액세스 트랜지스터 (NT1a, NT2b)의 드레인과 소스간 전압(Vds)은 약 1/2 VDD 레벨(0.75V)이 된다. 그 결과 도 16에 도시된 바와 같이 GIDL 전류의 레벨은 문제가 없는 레벨(I12)까지 저감된다. 또 레벨유지회로(13, 14) 및 1/2 VDD 발생회로(12)를 설치하지 않고 프리차지회로(6, 7)에 의해 비트선(BL0, /BL0)을 1/2 VDD 레벨로 프리차지해도 된다. 또 유지하는 레벨은 1/2 VDD 레벨에 한정되지 않는다. 접지전압(Vss)레벨(0V)보다 크고 전원전압(VDD)레벨보다 작은 범위에서 GIDL 전류의 문제가 생기지 않는 레벨로 유지하면 된다.
본 발명의 하나인 반도체 기억장치는 전위차 공급수단을 설치하였기 때문에 대기모드에서의 소비전류를 줄일 수 있다.
상기 전위차 공급수단은 전위유지수단을 포함하기 때문에 논리 하이레벨의 데이터를 유지하는 데이터 유지노드로부터 액세스 트랜지스터를 통해 비트선에 흐르는 누설전류를 줄일 수 있고, GIDL 전류의 문제점을 해결할 수 있다.
또 전위차 공급수단은 워드선 구동수단을 포함하기 때문에 비트선으로부터 액세스 트랜지스터를 통해 논리 로우레벨의 데이터를 유지하는 데이터 유지노드에 흐르는 누설전류를 줄일 수 있다.
본 발명의 다른 특징인 반도체 기억장치에서는 대기모드시에 워드선 구동수단은 복수의 워드선에 음의 전압을 공급하고, 프리차지수단은 복수의 비트선을 전원노드로부터 전기적으로 분리하기 때문에 GIDL 전류의 문제가 생기지 않고 대기모드에서의 소비전류를 저감할 수 있다.
특히 레벨유지수단을 설치하였기 때문에 대기모드에서 통상모드로 복귀할 때의 프리차지 기간을 일정기간으로 정할 수 있다. 또 워드선 구동수단은 접지전압 공급수단과 음의 전압공급수단을 포함하기 때문에 음의 전압공급수단의 소비전력을 줄일 수 있는 장점이 있다.

Claims (13)

  1. 통상모드 및 대기모드를 갖는 반도체 기억장치로,
    행 및 열로 매트릭스형상으로 배치된 복수의 메모리 셀과,
    상기 복수의 메모리 셀의 각 행에 대응하여 배치된 복수의 워드 선과,
    상기 복수의 메모리 셀의 각 열에 대응하여 배치된 복수의 비트 선과,
    상기 복수의 메모리 셀의 각각에 대응하여 설치되고, 대응하는 메모리 셀의 데이터 유지 노드와 당해 메모리 셀에 대응하는 비트 선 사이에 접속되며, 당해 메모리 셀에 대응하는 워드 선의 전압을 게이트에 받는 복수의 액세스 트랜지스터와,
    대기모드일 때, 상기 복수의 액세스 트랜지스터 중 논리 하이 레벨의 데이터를 유지하는 데이터 유지노드에 접속된 액세스 트랜지스터 또는 논리 로우 레벨의 데이터를 유지하는 데이터 유지노드에 접속된 액세스 트랜지스터의 게이트와 소스 사이에 음의 전위차를 인가하는 전위차 공급수단과,
    대기모드일 때, 상기 전위차 공급수단에 의해서 게이트 소스 간에 음의 전위차가 인가되는 액세스 트랜지스터에 접속된 비트 선의 전위를 접지전압 레벨보다 크고 전원전압 레벨보다 작은 소정의 양의 레벨로 유지하는 유지수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 복수의 액세스 트랜지스터는,
    게이트와 소스 사이의 전위차가 0V일 때 드레인과 소스 사이에 100pA/㎛ 이상의 전류가 흐르는 것을 특징으로 하는 반도체 기억장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 유지수단은,
    대기모드일 때에 상기 복수의 비트 선을 플로팅으로 하는 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  5. 제 1항에 있어서,
    상기 전위차 공급수단은,
    대기모드시에 상기 복수의 워드선에 음의 전압을 공급하는 워드선 구동수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 통상모드 및 대기모드를 갖는 반도체 기억장치로,
    행 및 열로 매트릭스형상으로 배치된 복수의 메모리 셀과,
    상기 복수의 메모리 셀의 각 행에 대응하여 배치된 복수의 워드 선과,
    상기 복수의 메모리 셀의 각 열에 대응하여 배치된 복수의 비트 선과,
    상기 복수의 메모리 셀의 각각에 대응하여 설치되고, 대응하는 메모리 셀의 데이터 유지노드와 당해 메모리 셀에 대응하는 비트 선 사이에 접속되며, 당해 메모리 셀에 대응하는 워드 선의 전압을 게이트에 받는 복수의 액세스 트랜지스터와,
    상기 복수의 워드 선 중 액세스할 메모리 셀에 대응한 워드 선을 활성화하는 워드선 구동수단과,
    메모리 셀에 액세스하기 전의 소정기간, 상기 복수의 비트 선의 전위를 전원전압 레벨로 프리 차지하는 프리차지수단을 구비하며,
    상기 워드 선 구동수단은, 대기모드일 때, 상기 복수의 워드 선에 음의 전압을 공급하고,
    상기 프리차지수단은, 대기모드일 때, 상기 복수의 비트 선을 전원전압을 받는 전원 노드로부터 전기적으로 분리하는 것을 특징으로 하는 반도체 기억장치.
  7. 제 6항에 있어서,
    대기모드일 때, 상기 복수의 비트 선의 전위를 접지전압 레벨보다 크고 전원전압 레벨보다 작은 소정의 레벨로 유지하는 수단을 더 구비하는 것을 특징으로 하는 반도체 기억장치.
  8. 제 7항에 있어서,
    상기 소정의 레벨은 중간전위 이하의 레벨인 것을 특징으로 하는 반도체 기억장치.
  9. 제 6항에 있어서,
    상기 워드선 구동수단은,
    대기모드시에 상기 복수의 워드선에 접지전압을 공급하는 수단과,
    상기 접지전압이 공급된 후 상기 복수의 워드선에 음의 전압을 공급하는 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  10. 청구항 6항에 기재된 반도체 기억장치를 구비하는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 10항에 있어서,
    논리회로부와,
    통상모드시에 상기 논리회로부에 전원전압을 공급하고, 대기모드시에 상기 논리회로부에 전원전압을 공급하지 않는 공급절환수단이 추가되고,
    상기 반도체 기억장치에서의 프리차지수단은
    대기모드에서 통상모드로의 절환에 응답하여 상기 복수의 비트선의 전위를 전원전압레벨로 프리차지하는 것을 특징으로 하는 반도체 집적회로장치.
  12. 청구항 10항에 기재된 반도체 집적회로장치를 구비하는 것을 특징으로 하는 휴대기기.
  13. 제 12항에 있어서,
    통상모드/대기모드의 절환을 지시하는 모드절환신호를 상기 반도체 집적회로에 공급하는 수단이 추가된 것을 특징으로 하는 휴대기기.
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