CN101253569A - 具有与逻辑电路电源电压不同的存储器分立电源电压的集成电路 - Google Patents

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CN101253569A CNA2006800271581A CN200680027158A CN101253569A CN 101253569 A CN101253569 A CN 101253569A CN A2006800271581 A CNA2006800271581 A CN A2006800271581A CN 200680027158 A CN200680027158 A CN 200680027158A CN 101253569 A CN101253569 A CN 101253569A
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Abstract

在一个实施方案中，提供一种集成电路，包括由第一电源电压供电的至少一个逻辑电路和被耦合到逻辑电路并由第二电源电压供电的至少一个存储器电路。存储器电路被配置为即使在使用期间第一电源电压小于第二电源电压，也响应逻辑电路而被读和写。在另一实施方案中，提供一种方法包括：逻辑电路读存储器单元，逻辑电路由第一电源电压供电；以及存储器单元使用参考第一电源电压的信号来响应读操作，其中存储器单元在使用期间由大于第一电源电压的第二电源电压供电。

Description

具有与逻辑电路电源电压不同的存储器分立电源电压的集成电路
技术领域
[0001]本发明涉及包含诸如静态随机存取存储器(SRAM)的集成存储器的集成电路的领域，更确切地说，涉及向这种集成电路提供电源。
背景技术
[0002]由于单个集成电路“芯片”上所包含的晶体管数量的增加以及集成电路的工作频率的增加，管理集成电路所消耗功率的重要性日益增大。如果不管理功耗，满足集成电路的热需求(thermalrequirement)(比如，配备在工作期间充分冷却集成电路所需的组件以将该集成电路保持在热限制(thermal limit)内)可能会过于昂贵甚至不可行。另外，在一些应用诸如由电池供电的器件中，管理集成电路中的功耗可能对于提供可接受的电池寿命而言是非常关键的。
[0003]集成电路中的功耗涉及向集成电路提供的电源电压。比如，很多数字逻辑电路分别用电源电压和接地电压表示二进制1和二进制0(或者反之亦然)。由于数字逻辑在工作期间求值(evaluate)，所以信号频繁地从一个电压完全转换到另一个电压。因而，集成电路中的功耗取决于电源电压相对于接地电压的幅度。降低电源电压一般会降低功耗。然而，电源电压可以被降低的量是有限的。
[0004]对降低在集成了存储器(诸如SRAM)的集成电路中所用的电源电压的一个限制在于存储器的健壮性(robustness)。当电源电压降低到某一电压之下时，可靠地读写存储器的能力就降低了。可靠性降低可能有几种原因。存储器中的一些器件(比如，SRAM中将位线与存储器单元相耦合的传输门晶体管)的电阻值可能由于电源电压下降而改变。改变的电阻值可能影响对存储器单元过驱动(overdrive)以进行写或者对位线放电以进行读的能力。此外，在一些设计中，存储器中的晶体管是高阈值电压(高VT)晶体管。即，这些晶体管在激活(activated)时的阈值电压高于集成电路中的其它晶体管。这样的晶体管的阈值电压不会随着电源电压很好地按比例缩放。因此，作为电源电压的百分比的“跳变点(trip point)”(存储器单元发生写入的点)由于电源电压被降低而恶化。比如，在一种目前的集成电路制造工艺中，低于约0.9伏特的电源电压会导致可靠地写存储器的能力降低。同样，快速地和/或可靠地读存储器的能力降低。因此，存储器健壮性开始受到影响时的电源电压成为了降低包含存储器的集成电路的电源电压的下限。
发明内容
[0005]在一个实施方案中，提供一种集成电路，包括至少一个由第一电源电压供电的逻辑电路和至少一个被耦合到逻辑电路并由第二电源电压供电的存储器。存储器电路被配置为即使在使用期间第一电源电压小于第二电源电压，也响应逻辑电路而被读和写。
[0006]在另一实施方案中，提供一种方法，包括：逻辑电路对存储器单元进行读取，该逻辑电路由第一电源电压供电；以及存储器单元使用参考第一电源电压的信号来响应读取操作，其中存储器单元在使用期间由大于第一电源电压的第二电源电压供电。
附图说明
[0007]下列详细描述参考了附图，其将被简介。
[0008]附图1为集成电路的一个实施方案的框图。
[0009]附图2为附图1中所示存储器电路的一个实施方案的框图。
[0010]附图3为附图2中所示存储器阵列的一个实施方案的电路框图。
[0011]附图4为附图2中所示电平移动器的一个实施方案的电路框图。
[0012]附图5为附图2中所示电平移动器的另一实施方案的电路框图。
[0013]附图6为附图2中所示字线驱动器的一个实施方案的电路框图。
[0014]附图7为流程图，其显示了方法的一个实施方案。
[0015]虽然本发明容许各种修改和替代形式，但是其具体实施方案作为附图中的示例被显示并且将在本文中被详细描述。然而，应理解的是附图和对其的详细描述不是要将本发明限制于所揭示的具体形式，而是相反地，本发明覆盖所有在本发明由所附权利要求所定义的精神和范围内的修改物、等同物和替代物。
具体实施方式
[0016]现在参考附图1，显示了集成电路10的一个实施方案的框图。在所示实施方案中，集成电路包括多个逻辑电路12和多个存储器电路14。逻辑电路12被耦合到存储器电路14。逻辑电路12由被供给到集成电路10的第一电源电压(附图1中标注为VL)供电。存储器电路14由被供给到集成电路10的第二电源电压(附图1中标注为VM)供电。在所示实施方案中，存储器电路14也由VL电源电压供电，这将对于以下某些实施方案被详细解释。集成电路10可以通常包含被集成到单个半导体衬底(或芯片)上的逻辑电路12和存储器电路14。
[0017]逻辑电路12可以通常实现那些集成电路被设计以执行的操作。逻辑电路12在工作期间可以生成各种值，这些值可被逻辑电路12存储于存储器电路14中。此外，逻辑电路12可以从存储器电路14中读出各种值来用于操作。比如，在各种实施方案中，存储器电路14可以包括用于高速缓存的存储器、寄存器堆、集成电路专用数据结构等。存储器电路14可以实现任何类型的可读/写存储器。在下列示例中，将使用SRAM存储器。注意，虽然所示实施方案包括多个逻辑电路12和多个存储器电路14，但是各种实施方案可以包括至少一个逻辑电路12和至少一个存储器电路14。
[0018]通常，如果逻辑电路12要访问存储器电路14，那么逻辑电路12可以对存储器电路14生成各种控制信号。比如，控制信号可以包括，标识存储器电路14中要访问的存储器单元位置(memorylocation)的地址、可被置为有效(assert)以执行读取的读使能信号、以及可被置为有效以执行写入的写使能信号。对于读，存储器电路14可以向逻辑电路12输出数据。对于写，逻辑电路12可以向存储器电路14供给数据以进行储存。
[0019]通过将用于逻辑电路12和存储器14的电源电压分开，用于逻辑电路12的电源电压(VL)可以被降低到存储器电路14可以稳健(robustly)工作的电平之下。用于存储器电路14的电源电压(VM)可以被维持在提供稳健存储器工作的最小电源电压(或者更大，如果必要的话)。因而，VL电源电压在使用期间可以小于VM电源电压。在其它时候，VL电源电压在使用期间可以超过VM电源电压(比如，当需要高性能并且为了实现高性能可接受高功耗时)。作为选择，如果VL电源电压反超VM电源电压的话，那么VM电源电压可以被增大以匹配VL电源电压。
[0020]通常，电源电压可以是被提供给电路以向电路供电的电压，只要电能允许电路响应一个或多个输入而产生一个或多个输出。在文中各处，电源电压可以大于或小于其它电源电压。即，该电压的幅度可以大于(或小于)其它电压的大小。
[0021]现在参考附图2，显示了存储器电路14A的一个实施方案的框图。存储器电路14A可以为存储器电路14之一。其它的存储器电路14可以类似。在附图2的实施方案中，存储器电路14A包括电平移动器电路20、一组字线驱动器电路22、存储器阵列24、时钟门控器电路26，以及控制信号发生器电路28。电平移动器20和字线驱动器22由VM电源电压供电。存储器阵列24和控制信号发生器28由VM和VL电源电压两者供电。时钟门控器26由VL电源电压供电。电平移动器20和时钟门控器26被耦合为从逻辑电路12接收时钟输入(gclk)和一个或更多个使能输入(En)。时钟门控器26被配置为对字线驱动器22产生时钟输出(clk)，并且电平移动器20也被配置为对字线驱动器22产生时钟输出(clk_e)。字线驱动器22进一步被耦合为从逻辑电路12接收一个或更多个地址输入(Addr输入)。字线驱动器22被配置为对存储器阵列24产生一组位线(WL0...WLN)。存储器阵列24还被耦合为从逻辑电路12接收数据(Din)以及向逻辑电路12提供数据(Dout)。此外，存储器阵列24被耦合为从控制信号发生器28接收各种控制信号。比如，控制信号可以包括写使能(WE)信号和读使能(RE)信号。控制信号还可以包括预充电(PChg)信号，以及其它任何所需的控制信号。控制信号发生器28可以由来自逻辑电路12的相应的控制输入为存储器阵列24产生控制信号，并且在一些实施方案中，可以对控制信号进行电平移动。
[0022]存储器阵列24可以包含由VM电源电压供电的多个存储器单元。然而，存储器电路14A被设计为用于提供通过逻辑电路12对存储器阵列24的访问，即使逻辑电路12由小于VM电源电压的VL电源电压供电。每个存储器单元被激活，用于通过被耦合到该存储器单元的位线WL0...WLN之一来访问(读或写)。被耦合到相同位线的一个或多个存储器单元构成了存储器阵列24中用于访问的“字”。即，字的这些位可以被成组地读/写。字的宽度因而可以为来自存储器阵列24的Din和Dout信号的宽度。
[0023]因为存储器单元由VM电源电压供电，所以字线也可以由VM电源电压供电。即，当字线被置高(asserted high)时，字线可以近似为VM电压。因而，字线驱动器22由VM电源电压供电。
[0024]字线驱动器22基于来自逻辑电路12的地址输入来激活给定字线。对于由逻辑电路12所产生的给定访问，该地址标识存储器阵列24中要被访问的字。在一些实施方案中，逻辑电路12可以包括部分或完全地对地址译码的电路，并且地址输入可以是被部分或完全地译码的地址。替代地，字线驱动器22可以实现完全译码功能，并且地址输入可以对地址编码。通常，每个不同的地址引起不同的字线WL0到WLN被置为有效。
[0025]因为字线驱动器22由VM电源电压供电，所以输入到被耦合到p型金属氧化物半导体(PMOS)晶体管的栅极的字线驱动器22的输入在被驱动为高电平时可以被驱动到VM电压(以确保由VM电源电压供电的PMOS晶体管在栅极被驱动为高电平时被完全关断)。即，如果PMOS晶体管的栅极被驱动到比它源极上VM电源电压小的电压，那么PMOS晶体管的栅-源电压仍然为负，从而PMOS晶体管可能仍然是激活的，即使它逻辑上应为被无效(deactivated)的。如果用静态互补MOS(CMOS)电路来设计字线驱动器22，那么每个输入将被耦合到PMOS晶体管的栅极并将在被驱动为高电平时被驱动到VM电压。在一个实施方案中，字线驱动器22可以用动态逻辑门实现。因而，对电路预充电的时钟信号(clk_e)被耦合到PMOS晶体管的栅极并可以被驱动到VM电压。耦合到n型MOS(NMOS)晶体管的栅极的其他信号可以由VL电压驱动。从而，来自逻辑电路12的地址输入可以被直接提供给字线驱动器22(而不用电平移动)。另外，来自时钟门控器26的时钟信号(由VL电压供电因而在被驱动为高电平时被驱动到VL电压)可以被直接提供给字线驱动器22。
[0026]电平移动器20被配置为响应gclk信号和En信号来产生clk_e信号。如果En信号(或信号们)表示时钟对于当前时钟周期被使能，那么电平移动器20可以通过将gclk信号电平移动来产生clk_e信号，使得clk_e信号的高有效(high assertion)处于VM电压。如果En信号(信号们)表示时钟被禁止，那么电平移动器20可以将clk_e信号稳定保持在低电平(接地电平)。在其它实现中，如果En信号(或信号们)表示时钟被禁止，那么电平移动器20可以将clk_e信号稳定保持在高电平(VM)。从逻辑电路12提供的gclk信号，可以在被置为高电平时处于VL电压。
[0027]通常，电平移动电路可以是被配置为将输入信号进行电平移动以产生输出信号的电路。对信号进行电平移动可以指将信号的高有效从一个电压改变为另一个电压。电平移动可以在任何方向上执行(比如，电平移动后的电压可以高于或低于电平移动前的电压)。在一些实施方案中，低有效(low assertion)可以保持在被供给到集成电路10的接地电压(附图中未显示，经常被称为VSS)。被驱动到等于给定电源电压的高有效的信号可以被称为在该电源电压“域”中或者“参考”该电源电压。
[0028]虽然本实施方案提供使能信号并且电平移动器20除了电平移动功能之外还具有时钟门控功能，但是另一实施方案可以不包括使能信号并可以无条件地从输入信号生成输出信号。另外，在另一实施方案中，可以使用没有集成使能/禁止功能的电平移动器20，而使用与时钟门控器26相似的时钟门控器。比如，时钟门控器的输出可以被这样的电平移动器电平移动。此外，可以不带时钟门控器26地使用不实现使能/禁止功能的电平移动器20(比如，对于控制信号发生器28中的控制信号的产生)。另外，另一实施方案可以采用字线驱动器22的其它结构，并且输入到字线驱动器22的附加输入可以被电平移动。
[0029]时钟门控器26响应En信号(或信号们)和gclk信号来产生clk信号(与上述对电平移动器的讨论相似)。如果En信号(或信号们)表示时钟对于当前时钟周期被使能，那么时钟门控器26可以响应gclk信号来产生clk信号。如果En信号(信号们)表示时钟被禁止，那么时钟门控器26可以将clk信号稳定保持在低电平(接地电平)。在其它实现中，如果En信号(或信号们)显示时钟被禁止，那么时钟门控器26可以将clk信号稳定保持在高电平(VL)。在其它实现中，可以取消时钟门控器26并且clk_e信号可以被用作替代字线驱动器22中的clk信号。
[0030]在一些实施方案中，经由电平移动器20的延迟可以近似与经由时钟门控器26的延迟相同。在这样的实施方案中，电平移动器20对集成电路10的关键时序路径(如果有的话)的影响可以被最小化。
[0031]如上所述，存储器电路14A被设计为即使VM电源电压高于VL电源电压，也提供对存储器阵列24的读/写访问。将输入信号进行电平移动的电平移动器20和工作在VM电压的字线驱动器22提供访问的开始(start of an access)。Din和Dout信号提供数据输入(对于写)或者数据输出(对于读)，因而它们处于本实施方案的逻辑电路12所使用的VL域中。存储器阵列24还可以由VL电压供电，并可以被配置为在VL域中操作Din和Dout信号。在另一实施方案中，Din和Dout信号可以被在VL和VM域之间电平移动，或者只有Din信号被电平移动而Dout信号可以处于VM域中。
[0032]在一个实施方案中，至少存储器阵列24中的、检测(sense)从存储器单元读出的位的读出放大器(senseamp)电路是由VL电压供电的。因而，读出放大器还可以为Dout信号提供到VL域的电平移动。在另一实施方案中，读出放大器电路可以由VM电压供电并且Dout信号可以处于VM域中。在另一实现中，被耦合到存储器单元以将这些位传进和传出存储器单元的位线可以处于VL域中，因而其它被耦合到位线的电路可以由VL电源电压供电(除存储器单元自身外)。
[0033]如前所述，被耦合到由VM电源电压供电的PMOS晶体管的栅极的VL域中的信号可以被电平移动。因而，在各种实施方案中，被供给到存储器阵列24的一些控制信号可以被电平移动。在各种实施方案中，如果需要的话，控制信号发生器28可以提供电平移动。如果给定的控制信号不被电平移动，那么控制信号发生器28可以用由VL电源电压供电的电路来产生控制信号。如果给定的控制信号被电平移动，那么控制信号发生器28可以包括电平移动器以转换到VM域。
[0034]现在参考附图3，显示了存储器阵列24的一个实施方案的一部分的电路图。附图3中所示部分可以对应于Din和Dout信号的第0位(附图3中分别显示为Din0和Dout0)。可以为Din/Dout字的其它位实现与附图3中所示部分类似的其它部分。在附图3的实施方案中，存储器阵列24包括位线驱动器电路30、存储器单元32A-32N、位线预充电电路34、位线保持电路36、以及读出放大器38。存储器单元32A-32N由VM电源电压供电。位线驱动器电路30、位线预充电电路34、位线保持电路36、以及读出放大器38由VL电源电压供电。位线驱动器电路30、存储器单元32A-32N、位线预充电电路34、位线保持电路36、以及读出放大器38被耦合到一对位线(BL和BL非，后者在附图3中被标注为BL上带一横线)。存储器单元32A被耦合到字线WL0，而存储器单元32N被耦合到字线WLN。未在附图3中明确显示但是通过存储器单元32A和32N之间的省略号来表示的其它存储器单元被耦合到其它字线。在本发明中位于VL域中的位线预充电电路34被耦合到预充电输入信号(附图3中的PChg)处。位线驱动器30被耦合为接收Din0和写使能(WE)信号。读出放大器38被耦合到Dout0信号和读使能(RE)信号。
[0035]存储器单元32A在附图3中被更详细地表示，并且其它存储器单元诸如存储器单元32N可以是相似的。附图3中的存储器单元32A包括典型的CMOS SRAM单元，其包含通过NMOS晶体管T1和T2被耦合到位线的交叉耦合(cross-coupled)的反相器40A-40B。在一些实施方案中，存储器单元32A-32N中的晶体管可以为高VT晶体管。晶体管T1和T2的栅极被耦合到字线WL0。因此，当字线WL0被置高时，晶体管T1和T2在反相器40A-40B和位线之间提供导电路径。因为字线在VM域中，所以晶体管T1和T2可以在被激活时具有电阻值，如为存储器阵列24所设计的那样。电阻值与晶体管T1和T2的栅-源电压相关。与反相器40A-40B中同样由VM电压供电的晶体管相比，晶体管T1和T2的电阻值可以随VM电压而按比例缩放。
[0036]通常，位线可以被用于将位传进和传出由相应的字线激活的存储器单元32A-32N。位线以差动方式表示位，BL为该位的真值而BL非为该位的补码。
[0037]为了执行写操作，位线驱动器30可以通过将WE信号置为有效来被激活。位线驱动器30驱动BL线上的Din0位和BL非线上的Din0位的补码。存储器单元32A-32N的写可以主要通过被驱动为低电平的位线来完成，因而在VL域中驱动位线足以可靠地写存储器单元。比如，如果存储器单元32A当前储存了二进制1并正在被写成0，那么位线驱动器30将BL线驱动为低电平并将BL非线驱动为VL。反相器40B中的PMOS晶体管试图将反相器40B的输出保持为逻辑1(VM电压)。位线驱动器30被设计为对反相器40A-40B中的晶体管过驱动，因而反相器40B的输出(反相器40A的输入)被驱动向0。反相器40A的输出也切换到二进制1，将反相器40B中的PMOS晶体管禁止并完成存储器单元32A的翻转(flip)。这样，在所示实施方案中，WE信号和Din0信号可以不被电平移动到VM域。
[0038]在另一实施方案中，位线可以在VM域中。位线驱动器30可以是动态的，或者在这样的实施方案中可以接收被电平移动过的Din0和WE信号。在这样的实施方案中，位线驱动器30还可以由VM电源电压供电。
[0039]对于读操作，位线可以在通过相应字线导通存储器单元32A-32N之前被预充电。被激活的存储器单元32A-32N基于存储器单元所存储的值而将位线之一放电，读出放大器38检测位线之间的差分，并将该差分放大以产生输出位Dout0。因为检测的是差分，所以只要在开始读之前位线被平衡于相同电压附近，就可以读到正确值。因此，在VL域中操作位线也足以进行读操作。在另一实施方案中，如果位线在VM域中(比如，如果位线预充电电路34和位线保持电路36由VM电源电压供电)，那么读出放大器38可以将信号电平移动回到VL域中的Dout0信号。在又一实施方案中，Dout0信号可以在VM域中并且读出放大器38也可以由VM电源电压供电。
[0040]读出放大器38可以包含被耦合为接收一对位线并检测这对位线之间的差分以驱动输出位的任何读出放大器电路。在另一实施方案中，读出放大器38可以输出具有被放大自位线上检测到的差分的全信号摆幅(full signal swing)的位差分对(differential pair of bit)。比如，对于读出放大器38来说，位线上大约100毫伏的差分足以检测差分。所示实施方案中的读出放大器38受RE信号控制。在所示实施方案中，RE信号不被电平移动到VM域。在另一实施方案中，其中读出放大器38由VM电压供电，如果RE信号被耦合到读出放大器38中同样被耦合到VM电源电压的一个或多个PMOS晶体管，那么RE信号可以被电平移动到VM域。
[0041]位线预充电电路34由VL电源电压供电，并且可以响应PChg信号的置为有效(低电平)将位线预充电以让位线准备读操作。在所示实施方案中，位线预充电电路34可以包含栅极被连接到预充电信号的PMOS晶体管。附图3中垂直表示的PMOS晶体管可以将位线预充电，而水平的PMOS晶体管可以平衡位线上的电压。在另一实施方案中，可以使用两个位线预充电电路。如果前一个操作是读的话，那么可以使用一个位线预充电电路，因为在读操作中位线没有被完全放电。如果前一个操作是写的话，那么可以使用两个预充电电路，以对被完全(或几乎完全)放电至接近接地电压的位线进行充电。如前所述，在另一实施方案中，位线预充电电路34可以由VM电源电压供电，并且在这样的实施方案中PChg信号可以被电平移动到VM域。
[0042]位线保持电路36可以响应另一位线的电平下降地，在读操作或写操作期间保持一个位线上的预充电。如前所述，在另一实施方案中，位线保持电路36可以由VM电源电压供电。
[0043]虽然附图3中显示了位线预充电电路34和位线保持电路36的具体实例，但是位线预充电电路34和/或位线保持电路36的任何设计可以被用于另一实施方案中。
[0044]虽然存储器单元32A被表示为CMOS SRAM单元，但是其它存储器单元可以被用于另一实施方案中。通常，存储器单元可以包含被配置为储存位并被配置为允许对该位进行读和写的电路。
[0045]现在参考附图4，显示了电平移动器20的一个实施方案20a的电路图。在附图4的实施方案中，电平移动器20a包括具有晶体管T3-T9的移动级(shifting stage)、以及具有晶体管T10-T13的输出转换器。T3具有被耦合到VM电源电压的源极、被耦合到节点N1的栅极、和被耦合到T4源极的漏极。T4和T5的栅极被耦合到gclk信号，并且T4、T5和T6的漏极被耦合到节点N2。T5和T6的源极被耦合到地。T6的栅极被耦合到En信号的反相信号(inversion)、即反相器50的输出。反相器50的输出和gclk信号被输入到NOR门52，NOR门52的输出被耦合到T8和T9的栅极。T9的源极被耦合到地。T8和T9的漏极被耦合到节点N1。T8的源极被耦合到T7的漏极，T7的源极被耦合到VM电源电压。晶体管T7的栅极被耦合到节点N2。节点N1是移动级的输出，用于将输入供给到输出反相器。T11和T12的栅极被耦合到节点N1，而T11和T12的漏极被耦合到clk_e信号。T11的源极被连接到T10的漏极，T10的源极被耦合到VM电源电压并且其栅极被耦合到VL电源电压。T12的源极被耦合到T13的漏极，T13的源极被耦合到地。T13的栅极被耦合到VL电源电压。
[0046]下面首先描述移动级的工作。为了简化，假定En信号被置为有效以表示被使能(从而T6被无效，而NOR门52传输gclk信号的反相信号)。当gclk从低电平迁移到高电平时，T5被激活并开始将节点N2放电。T4也由gclk的迁移而被无效，将节点N2与T3隔离。随着节点N2放电，T7被激活并开始将节点N1充电到VM电源电压(通过在NOR门52的输出上由于gclk信号迁移为高电平而迁移为低电平，T8也被激活，并且T9被无效)。因此，N1导致与gclk信号相同的逻辑状态，处于VM电源电压。当gclk从高迁移到低时，NOR门的输出从低迁移到高并且T9被激活。T9开始将节点N1放电。T8也由gclk的迁移而被无效，将节点N1与T7隔离。这样，节点N1被放电至接地电平。随着节点N1放电，T3被激活并开始将节点N2充电到VM电源电压(通过gclk迁移到低电平，T4也被激活)，因而将T7无效。
[0047]通过分别将节点N2和N1分别与T3和T7隔离开，T4和T8可以限制跳变期间的功率耗散。因为T3和T7分别因节点N1和N2的充电被无效，所以T3和T7的无效可以分别相对于T5和T9的激活被延迟。通过在T5和T9被激活时将T3和T7与它们相应的节点N2和N1隔离开，可以防止T3和T7对抗它们各自节点N2和N1的放电。T4和T8是非必需的，并可以在另一实施方案中被取消。在这样的实施方案中，T3和T7的漏极可以被分别耦合到T5和T9的漏极。
[0048]在该实施方案中，电平移动器20a还通过使能信号提供时钟门控功能。如果使能信号被置无效(低电平)，那么T6通过反相器50的输出被激活并且T8通过NOR门52的输出被激活。T6将(激活T7的)节点N2放电。串联的T7和T8将节点N1充电。T3由于节点N1被充电而被截止。因而，如果使能信号被置无效，那么输出节点N1可以被稳定保持在VM电源电压，而不管gclk信号的状态。在另一实施方案中，电平移动器20a可以不实现时钟门控，在这样的实施方案中，T6和反相器50可以被除去，并且NOR门52可以被替代为以gclk信号作为输入的反相器。
[0049]输出反相器提供输出缓冲，这可以允许晶体管T3-T9更小。输出反相器是非必需的，并且可以在另一实施方案中被删除。T11和T12提供反相信号。在所示实施方案中，配备晶体管T10和T13以帮助将电平移动器20a的延迟与时钟门控器26相匹配。这些晶体管是非必需的，并且可以在另一实施方案中被删除。在这样的实施方案中，T11的源极可以被耦合到VM电源电压，并且T12的源极可以被耦合到地。替代地，在另一实施方案中可以只删除T10。
[0050]附图4的实施方案对clk_e信号提供gclk的反相。即，gclk和clk_e信号可以在相位上近似相差180°(这样通过电平移动器20a的延迟可以导致相位差稍小于180°的信号)。附图5的实施方案是电平移动器20的第二实施方案的实例(电平移动器20b)，其提供相位与gclk信号近似的clk_e(但由于电平移动器20b的延迟而滞后)。
[0051]附图5的实施方案包括具有T3-T5和T7-T9的移动级、以及具有T10-T13的输出反相器。T3-T5、T7-T9和T10-T13以与附图4的实施方案类似的方式被相互耦合并被耦合到节点N1和N2。类似于附图4的描述，T3-T5、T7-T9和T10-T13响应它们栅极端子上的高电平和低电平输入来工作。关于非必需的部分的说明也可以类似于附图4的描述。然而，T4和T5的栅极被耦合，以在En信号(通过NAND门54)被置为有效时接收gclk信号的反相信号而不是gclk信号。NAND门54的输出通过反相器56被反相，反相器56的输出被耦合到T8和T9的栅极。因此，如果gclk信号迁移到高电平那么节点N1迁移到低电平，并且如果gclk迁移到低电平那么节点N1迁移到高电平。输出clk_e是节点N1的反相信号，因而相位与gclk信号近似(通过电平移动器20b的延迟而滞后)。如果使能信号被置无效，那么NAND门54的输出为高而反相器56的输出为低，从而将节点N1稳定保持在VM电源电压(并将clk_e稳定保持在接地电压)，而不管gclk信号。不实现时钟门控的电平移动器20b的实施方案可以用反相器替代NAND门54(或者可以删除NAND门54并且可以将节点N2耦合到输出反相器级)。
[0052]附图6为字线驱动器22A的一个实施方案的电路图，字线驱动器22A可以为字线驱动器22之一。其它字线驱动器22可以类似。在该实施方案中字线驱动器22A产生WL0字线。字线驱动器22A表示了用于驱动字线WL0的动态电路的一个实施方案。在所示实施方案中，字线驱动器22A包括由VM电源电压供电的晶体管T14-T15和反相器60。T14具有被耦合到VM电源电压的源极、被耦合到来自电平移动器20的clk_e时钟信号的源极、以及被耦合到节点N3的漏极。T15-T17被串联耦合，使T15的漏极被耦合到节点N3并且使T17的源极被耦合到地。T15和T16的栅极被耦合为接收地址输入A1和A2，并且T17的栅极被耦合到来自时钟门控器26的clk时钟信号。反相器60的输入和T18的漏极被耦合到节点N3。反相器60的输出是字线WL0，并且也被耦合到T18的栅极，T18的源极被耦合到VM电源电压。
[0053]在该实施方案中字线驱动器22A是动态NAND门。这样，T14响应clk_e的置为无效而将节点N3预充电，并响应clk_e的置为有效而被截止。因为clk_e已经被电平移动到VM域，所以clk_e的置为有效是到VM电压，因而T14可以在clk_e被置为有效时被完全无效。
[0054]当clk_e被置为有效时，clk可以被置为有效以引起动态NAND门的求值。如果A1和A2输入两者都被置为有效，那么晶体管T15-T17将节点N3放电并且字线WL0被置为有效(被反相器60驱动到VM电源电压)。如果A1和A2输入其中之一或全部被置为无效，那么节点N3不被放电并且字线WL0不被置为有效。如果节点N3不被放电，那么T18可以作为保持器，防止节点N3浮空(floating)。
[0055]因为clk时钟信号和输入A1-A2没有被耦合到PMOS晶体管(因而不需要VM电压电平来确保在PMOS的源极被耦合到VM电源电压时PMOS被无效)，clk时钟信号和A1-A2输入可以在VL域中。
[0056]虽然附图6的实施方案中显示了两输入动态NAND门，但是可以在另一实施方案中实现任意数量的输入的任何逻辑功能。
[0057]现在参考附图7，表示了流程图，其图释了方法的一个实施方案。逻辑电路12可以读和/或写存储器电路14(模块70)。存储器电路14可以响应使用VL信号(即，VL域中的或者参考VL的信号——模块72)的读操作。存储器电路可以储存使用VL信号所提供的写数据(模块74)。
[0058]只要完全理解上述说明，很多变化和修改就会对本领域技术人员变得明显。所附的权利要求应被解释为涵盖全部这样的变化和修改。

Claims (20)

1.一种集成电路，包括：
由第一电源电压供电的至少一个逻辑电路；以及
被耦合到逻辑电路并由第二电源电压供电的至少一个存储器电路，
其中，该存储器电路被配置为即使在使用期间第一电源电压小于第二电源电压，也响应逻辑电路而被读和写。
2.根据权利要求1所述的集成电路，其中，存储器电路除了由第二电源电压供电之外还由第一电源电压供电。
3.根据权利要求1所述的集成电路，其中，存储器电路包括由第二电源电压供电的第一存储器单元和由第二电源电压供电的字线驱动器电路，其中第一存储器单元被耦合接受来自字线驱动器电路的字线以为了访问而激活第一存储器单元。
4.根据权利要求3所述的集成电路，其中，存储器电路还包括由第二电源电压供电的电平移动器电路，其中电平移动器电路被耦合为从逻辑电路接收输入信号并将输入信号从第一电源电压电平移动到第二电源电压，并且电平移动器电路被耦合为将被电平移动过的信号供给到字线驱动器电路。
5.根据权利要求4所述的集成电路，其中，输入信号包括时钟信号，字线驱动器电路包括动态逻辑电路，并且时钟信号触发动态逻辑电路的预充电。
6.根据权利要求5所述的集成电路，其中，字线驱动器电路还被耦合为接收一个或更多个没有被电平移动的附加输入信号。
7.根据权利要求4所述的集成电路，其中，电平移动器电路包括具有串联的两个n型金属氧化物半导体(NMOS)晶体管的输出反相器，其中第一NMOS晶体管的栅极被耦合为接收被电平移动过的信号，而第二NMOS晶体管的栅极被耦合到第一电源电压。
8.根据权利要求7所述的集成电路，其中，输出反相器还包括串联的两个p型金属氧化物半导体(PMOS)晶体管，其中第一PMOS晶体管的栅极被耦合为接收被电平移动过的信号，第二PMOS晶体管的栅极被耦合到第一电源电压，并且第二PMOS晶体管的源极被耦合到第二电源电压。
9.根据权利要求3所述的集成电路，其中，第一存储器单元被耦合到一对位线，存储器电路包括被耦合到一对位线并被配置为驱动这对位线来写入第一存储器单元的位线驱动器电路，并且位线驱动器电路由第一电源电压供电。
10.根据权利要求3所述的集成电路，其中，第一存储器单元被耦合到一对位线，存储器电路包括读出放大器电路，该读出放大器电路被耦合到所述一对位线并被配置为检测第一存储器单元响应读操作而输出的值，读出放大器电路由第一电源电压供电。
11.根据权利要求10所述的集成电路，其中，存储器电路还包括位线预充电电路，该位线预充电电路被配置为将所述一对位线预充电以准备读操作，位线预充电电路由第一电源电压供电。
12.根据权利要求11所述的集成电路，其中，存储器电路还包括位线保持电路，该位线保持电路被配置为在不工作期间保持所述一对位线上的预充电，位线保持电路由第一电源电压供电。
13.一种方法，包括以下步骤：
逻辑电路读取存储器单元，该逻辑电路由第一电源电压供电；以及
存储器单元使用参考第一电源电压的信号来响应读操作，
其中，存储器单元在使用期间由大于第一电源电压的第二电源电压供电。
14.根据权利要求13所述的方法，还包括：
逻辑电路使用参考第一电源电压的信号来写存储器电路；以及
存储器单元存储来自逻辑电路的写数据。
15.一种电平移动器，被配置为将输入信号从对应于第一电源电压的第一电压域电平移动到对应于第二电源电压的第二电压域，该电平移动器包括：
第一P型金属氧化物半导体(PMOS)晶体管，其源极被耦合为接收第二电源电压，并被配置为响应第一PMOS晶体管栅极上的信号来对第一节点充电；
第一N型金属氧化物半导体(NMOS)晶体管，具有被耦合到第一节点的漏极、被耦合为接收输入信号的栅极、和被耦合接地的源极；以及
第二NMOS晶体管，与第一NMOS晶体管并联并且栅极被耦合到使能信号，其中，如果使能信号表示输入信号被禁止，那么第二NMOS晶体管将电平移动器的输出稳定保持在预定的电压电平。
16.根据权利要求15所述的电平移动器，还包括：第二PMOS晶体管，具有被耦合到第一NMOS晶体管漏极的漏极、被耦合为接收输入信号的栅极、和被耦合到第一PMOS晶体管的漏极的源极。
17.根据权利要求15所述的电平移动器，还包括：
第二PMOS晶体管，具有被耦合为接收第二电源电压的源极和被耦合到第一节点的栅极，其中第二PMOS晶体管被配置为响应第一节点上的电压来将第二节点充电；以及
第三NMOS晶体管，具有被耦合到第二节点的漏极、受使能信号与输入信号的逻辑组合控制的栅极、以及被耦合接地的源极；
其中第一PMOS晶体管的栅极被耦合到第二节点。
18.根据权利要求17所述的电平移动器，还包括：第三PMOS晶体管，具有被耦合到第一NMOS晶体管的漏极的源极、被耦合到第三NMOS晶体管的栅极的栅极、和被耦合到第二PMOS晶体管的漏极的源极。
19.根据权利要求17所述的电平移动器，还包括：输出反相器，具有被耦合到第二节点的输入，该输出反相器的输出是电平移动器的输出，输出反相器包括串联的两个NMOS晶体管，其中第一NMOS晶体管的栅极被耦合到输出反相器的输入，第二NMOS晶体管的栅极被耦合到第一电源电压。
20.根据权利要求19所述的电平移动器，其中，输出反相器还具有串联的两个PMOS晶体管，其中，第一PMOS晶体管的栅极被耦合到输出反相器的输入，第二PMOS晶体管的栅极被耦合到第一电源电压，并且第二PMOS晶体管的源极被耦合到第二电源电压。
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