JPH0799807B2 - 位相同期回路 - Google Patents
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- JPH0799807B2 JPH0799807B2 JP2056432A JP5643290A JPH0799807B2 JP H0799807 B2 JPH0799807 B2 JP H0799807B2 JP 2056432 A JP2056432 A JP 2056432A JP 5643290 A JP5643290 A JP 5643290A JP H0799807 B2 JPH0799807 B2 JP H0799807B2
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 位相同期回路は、一般に電圧制御発振器の発振周波数及
び位相を位相比較回路によって基準信号と比較し、この
位相比較回路の出力によって、電圧制御発振器の発振出
力の周波数と位相を基準信号に一致させるように制御す
る装置である。本発明は特にマイクロプロセッサなどの
半導体集積回路上で周波数逓倍を行うのに有用な位相同
期回路に関するものである。
び位相を位相比較回路によって基準信号と比較し、この
位相比較回路の出力によって、電圧制御発振器の発振出
力の周波数と位相を基準信号に一致させるように制御す
る装置である。本発明は特にマイクロプロセッサなどの
半導体集積回路上で周波数逓倍を行うのに有用な位相同
期回路に関するものである。
（従来の技術） この発明は、半導体集積回路上で構成し、パルス波を対
象とする位相同期回路（以下、PLLを略す。PLL＝Phase
Locked Loop）であるため、PLL全般についての説明は省
略する。PLL全般については、「PLL−ICの使い方」畑雅
恭・古川計介共著、秋葉出版、1986年発行」に詳しく延
べられている。
象とする位相同期回路（以下、PLLを略す。PLL＝Phase
Locked Loop）であるため、PLL全般についての説明は省
略する。PLL全般については、「PLL−ICの使い方」畑雅
恭・古川計介共著、秋葉出版、1986年発行」に詳しく延
べられている。
次に今回の発明に最も近い従来技術について第11図から
第15図に基づいて説明する。第１図にブロック図で示し
た回路は、基準信号の２倍の周波数のパルス波を発振出
力として得る、ごとく基本的なPLLである。図中、位相
比較回路１としては第12図に示すものがよく使われ、ま
たチャージポンプ２、ロウパルスフィルタ３としては第
３図に示すものが、又電圧制御発振器４としては第14図
に示すリングオシレータ形式のものが、分周器５には第
15図に示すＤタイプフリップフロップを使用したものが
よく使われている。これと、ほぼ同じ構成のPLLは、D.J
EONG et al.“Design of PLL−Based Clock Generation
Circuits",IEEE J.Solid−State Circuitu,vol.SC−2
2,No.2,APRIL 1987,pp.255−261に示されている。
第15図に基づいて説明する。第１図にブロック図で示し
た回路は、基準信号の２倍の周波数のパルス波を発振出
力として得る、ごとく基本的なPLLである。図中、位相
比較回路１としては第12図に示すものがよく使われ、ま
たチャージポンプ２、ロウパルスフィルタ３としては第
３図に示すものが、又電圧制御発振器４としては第14図
に示すリングオシレータ形式のものが、分周器５には第
15図に示すＤタイプフリップフロップを使用したものが
よく使われている。これと、ほぼ同じ構成のPLLは、D.J
EONG et al.“Design of PLL−Based Clock Generation
Circuits",IEEE J.Solid−State Circuitu,vol.SC−2
2,No.2,APRIL 1987,pp.255−261に示されている。
次に、第11図に示すPLLの動作を説明する。位相比較回
路２は基準信号６と分周器５の出力を比較し、この２つ
のパルス波の位相差に相当する時間幅のパルスを出力す
る。チャージポンプ２がこのパルスを電流パルスに交換
し、さらにロウパルスフィルタ３がこれを平滑化して直
流電圧に変換し、電圧制御発振器４は、この直流電圧に
対応するある一定の周波数で発振する。発振出力７は分
周器５でｎ分周され、分周出力８は位相比較回路１に入
力される。
路２は基準信号６と分周器５の出力を比較し、この２つ
のパルス波の位相差に相当する時間幅のパルスを出力す
る。チャージポンプ２がこのパルスを電流パルスに交換
し、さらにロウパルスフィルタ３がこれを平滑化して直
流電圧に変換し、電圧制御発振器４は、この直流電圧に
対応するある一定の周波数で発振する。発振出力７は分
周器５でｎ分周され、分周出力８は位相比較回路１に入
力される。
通常、電源投入直後には、電圧制御発振器は基準信号に
同期しておらず、基準信号と無関係な周波数で発振する
（場合によっては発振を停止している）。分周出力８が
基準信号の周波数より低い場合には、位相比較回路１の
▲▼端子からロウレベルのパルスが出力される。こ
れにより、チャージポンプ２からロウパルスフィルタ３
を介して得られる電圧制御発振器４に対する制御電圧が
上昇するため、発振周波数が高くなる。逆に分周出力８
が基準信号の周波数より高い場合には、位相比較回路１
の▲▼端子からロウレベルのパルスが出力さ
れ、これをチャージポンプ２とロウパルスフィルタ３が
平滑して電圧制御発振器４に対する制御電圧が下降し、
発振周波数が低下する。
同期しておらず、基準信号と無関係な周波数で発振する
（場合によっては発振を停止している）。分周出力８が
基準信号の周波数より低い場合には、位相比較回路１の
▲▼端子からロウレベルのパルスが出力される。こ
れにより、チャージポンプ２からロウパルスフィルタ３
を介して得られる電圧制御発振器４に対する制御電圧が
上昇するため、発振周波数が高くなる。逆に分周出力８
が基準信号の周波数より高い場合には、位相比較回路１
の▲▼端子からロウレベルのパルスが出力さ
れ、これをチャージポンプ２とロウパルスフィルタ３が
平滑して電圧制御発振器４に対する制御電圧が下降し、
発振周波数が低下する。
このように基準信号の周波数を中心として、その周波数
から分周出力８の周波数が遠ざかろうとすると、負のフ
ィードバッグがかかるようになっている。従って、分周
出力８の周波数は基準信号を中心として振動することに
なるが、PLL全体のループゲインとロウパルスフィルタ
３の時定数を適宜調節することにより、この振動は減衰
させることが出来、同期が実現する。この時、電圧制御
発振器の出力７からは基準信号６のｎ倍の周波数のパル
ス波は得られる。
から分周出力８の周波数が遠ざかろうとすると、負のフ
ィードバッグがかかるようになっている。従って、分周
出力８の周波数は基準信号を中心として振動することに
なるが、PLL全体のループゲインとロウパルスフィルタ
３の時定数を適宜調節することにより、この振動は減衰
させることが出来、同期が実現する。この時、電圧制御
発振器の出力７からは基準信号６のｎ倍の周波数のパル
ス波は得られる。
次に第11図に示すPLLの各構成要素の詳細について説明
する。
する。
［位相比較回路］ 第12図に示す位相比較回路は、基本的に基準信号fREFと
電圧言制御発振器（又は、分周器）の出力fVCOを入力と
し、この２信号の立ち上がりエッジの前後関係でその出
力が決まる。fREFの立ち上がりエッジが選考すれば▲
▼にパルスが出力され、fUCOの立ち下がりエッジが先
行すれば▲▼にパルスが出力される。
電圧言制御発振器（又は、分周器）の出力fVCOを入力と
し、この２信号の立ち上がりエッジの前後関係でその出
力が決まる。fREFの立ち上がりエッジが選考すれば▲
▼にパルスが出力され、fUCOの立ち下がりエッジが先
行すれば▲▼にパルスが出力される。
第16図は基準信号fREFに比べて、発振周波数（または分
周周後の周波数）fVCOが低い場合のタイミングチャート
である。▲▼端子はfREFの立ち下がりエッジでロウ
レベルになり、次にFVCOの立ち下がりエッジが来るまで
にロウレベルにとどまる。fREFに比べてfVCOの周波数が
低いのでほとんど常時▲▼はロウレベルとなる。一
方、▲▼は常ちハイレベルにとどまる。
周周後の周波数）fVCOが低い場合のタイミングチャート
である。▲▼端子はfREFの立ち下がりエッジでロウ
レベルになり、次にFVCOの立ち下がりエッジが来るまで
にロウレベルにとどまる。fREFに比べてfVCOの周波数が
低いのでほとんど常時▲▼はロウレベルとなる。一
方、▲▼は常ちハイレベルにとどまる。
なお、第12図の位相比較回路はfREFとfVCOに対しては対
称形になっているため、fVCOの周波数がfREFに比べて高
いときには第16図において▲▼と▲▼の関
係が逆になり、▲▼は常にハイレベルとなり、▲
▼がほぼ常時ロウレベルとなる。このように周波
数が異なっているときには、個々のパルスの位相関係に
よらず、周波数の上下関係だけで▲▼、▲
▼の動きが決まるため周波数比較器として動作している
と解釈できる。第17図はfREFとfVCOの周波数がほぼ等し
く、位相が異なっているときのタイミングタートであ
る。fREFとfVCOの立ち下がりエッジの時間差（位相差）
に相当する時間幅のロウレベルのパルスがUPまたは▲
▼端子に現れる様子が示されている。外部端子６
に着目した動作は以上のようになるが、次に第12図に位
相比較回路の動作をこの回路を構成するゲートに着目し
て説明する。
称形になっているため、fVCOの周波数がfREFに比べて高
いときには第16図において▲▼と▲▼の関
係が逆になり、▲▼は常にハイレベルとなり、▲
▼がほぼ常時ロウレベルとなる。このように周波
数が異なっているときには、個々のパルスの位相関係に
よらず、周波数の上下関係だけで▲▼、▲
▼の動きが決まるため周波数比較器として動作している
と解釈できる。第17図はfREFとfVCOの周波数がほぼ等し
く、位相が異なっているときのタイミングタートであ
る。fREFとfVCOの立ち下がりエッジの時間差（位相差）
に相当する時間幅のロウレベルのパルスがUPまたは▲
▼端子に現れる様子が示されている。外部端子６
に着目した動作は以上のようになるが、次に第12図に位
相比較回路の動作をこの回路を構成するゲートに着目し
て説明する。
この回路中で２入力NANDゲート12と13、12aと13a、14と
15、14aと15aはそれぞれRSフリップ・フロップ22、23、
24、25を構成している。４入力NAND16は、これら４つの
RSフリップフロップに対するリセットと見ることができ
る。この位相比較回路は４入力NAND16からロウレベルの
パルスが発生したときに初期状態にセットされる。この
とき入力fREFとfVCOはハイレベルに戻っており、また出
力端子▲▼，▲▼もともにハイレベルにな
っている。また、２入力NAND12,12aの出力はロウレベ
ル、２入力NAND14、14aの出力はハイレベルになってい
る。
15、14aと15aはそれぞれRSフリップ・フロップ22、23、
24、25を構成している。４入力NAND16は、これら４つの
RSフリップフロップに対するリセットと見ることができ
る。この位相比較回路は４入力NAND16からロウレベルの
パルスが発生したときに初期状態にセットされる。この
とき入力fREFとfVCOはハイレベルに戻っており、また出
力端子▲▼，▲▼もともにハイレベルにな
っている。また、２入力NAND12,12aの出力はロウレベ
ル、２入力NAND14、14aの出力はハイレベルになってい
る。
また、初期状態では４入力NAND16の出力もハイレベルに
戻っている。この状態で例えば、fREFがロウレベルに落
ちると２入力NAND12はハイレベルとなり、２入力NAND13
の出力（つまりUP端子）はロウレベルになる。この時点
で４入力NAND16に対する４つの入力のうち２入力NAND12
aの出力以外はハイレベルになったことになる。ここでf
VCOがハイレベルにとどまっている間は（２入力NAND12
の入力の片方がロウレベルになっているため）fVCOの変
化は、この位相比較回路に入ったことになる。
戻っている。この状態で例えば、fREFがロウレベルに落
ちると２入力NAND12はハイレベルとなり、２入力NAND13
の出力（つまりUP端子）はロウレベルになる。この時点
で４入力NAND16に対する４つの入力のうち２入力NAND12
aの出力以外はハイレベルになったことになる。ここでf
VCOがハイレベルにとどまっている間は（２入力NAND12
の入力の片方がロウレベルになっているため）fVCOの変
化は、この位相比較回路に入ったことになる。
ここでfVCOがロウレベルに落ちると２入力NAND12aがハ
イレベルになり、２入力NAND12、12a、14、14aの出力が
すべてハイレベルになるため４入力NAND16の出力はロウ
レベルになり、RSフリップフロップ22、23、24、25aに
すべてリセットがかかるため、▲▼はハイレベルに
上がる。これで回路全体が初期状態に回復する。
イレベルになり、２入力NAND12、12a、14、14aの出力が
すべてハイレベルになるため４入力NAND16の出力はロウ
レベルになり、RSフリップフロップ22、23、24、25aに
すべてリセットがかかるため、▲▼はハイレベルに
上がる。これで回路全体が初期状態に回復する。
一方、回路が初期状態にあってfVCOがロウレベルに落ち
た場合の動作は、前述の動作と対象関係になるので説明
は省略する。
た場合の動作は、前述の動作と対象関係になるので説明
は省略する。
なお、回路が初期状態にあってfREFとfVCOが同時にハイ
レベルからロウレベルになるため４入力NAND16がロウレ
ベルを出し、回路にリセットがかかるため、端子▲
▼、▲▼には一瞬ロウレベルに下がった後、ハ
イレベルに回復する。この一瞬のレベル変化により生じ
るスパイクパは、▲▼、▲▼出力をインバ
ータで波形整形することにより除去できる。従って、f
REFとfVCOの位相と周波数が一致すると、この位相比較
回路の出力▲▼、▲▼はハイレベルで一定
にたもたれることになる。
レベルからロウレベルになるため４入力NAND16がロウレ
ベルを出し、回路にリセットがかかるため、端子▲
▼、▲▼には一瞬ロウレベルに下がった後、ハ
イレベルに回復する。この一瞬のレベル変化により生じ
るスパイクパは、▲▼、▲▼出力をインバ
ータで波形整形することにより除去できる。従って、f
REFとfVCOの位相と周波数が一致すると、この位相比較
回路の出力▲▼、▲▼はハイレベルで一定
にたもたれることになる。
［チャージポンプ＋ロウパスフィルタ］ 第13図によりチャージポンプ２とローパスフィルタ３に
ついて説明する。チャージポンプ２は位相比較回路１か
ら▲▼、▲▼の２つのパルスを受けて動作
する。▲▼がロウレベルになるとＰチャネルトラン
ジスタ30がオンし、ロウパルスフィルタ３に電流を流し
込む。又▲▼がロウレベルになるとＮチャネル
トランジスタ31がオンシ、ロウパルスフィルタからGND
電位に向って電流を流す。▲▼、▲▼が共
にハイレベルのときはチャージポンプ２の電流パルスを
平滑化して電圧制御発振器に対するする制御電圧に変換
する働きをする。
ついて説明する。チャージポンプ２は位相比較回路１か
ら▲▼、▲▼の２つのパルスを受けて動作
する。▲▼がロウレベルになるとＰチャネルトラン
ジスタ30がオンし、ロウパルスフィルタ３に電流を流し
込む。又▲▼がロウレベルになるとＮチャネル
トランジスタ31がオンシ、ロウパルスフィルタからGND
電位に向って電流を流す。▲▼、▲▼が共
にハイレベルのときはチャージポンプ２の電流パルスを
平滑化して電圧制御発振器に対するする制御電圧に変換
する働きをする。
第13図の回路動作は以下のようになる。まず基準信号と
発振器出力（または分周出力）の周波数が大きく異なっ
ているときには、ほぼ定常的に▲▼、または▲
▼がロウレベルになるのでチャージポンプは直流電
流を流し、ロウパスフィルタ３の出力は一定の時定数
（R1＋R2）Ｃをもって下降または上昇する。次に基準信
号と発振器出力（または分周出力）の周波数がほぼ等し
くなると一定周期（基準信号の周期）で短いパルスがチ
ャージポンプ２の入力端子に印加され、チャージポンプ
２はそれに対応する電流パルスを発生する。するとロウ
パルスフィルタ３の出力には電流パルスの大きさをｉと
してiR2のパルスが現われる。
発振器出力（または分周出力）の周波数が大きく異なっ
ているときには、ほぼ定常的に▲▼、または▲
▼がロウレベルになるのでチャージポンプは直流電
流を流し、ロウパスフィルタ３の出力は一定の時定数
（R1＋R2）Ｃをもって下降または上昇する。次に基準信
号と発振器出力（または分周出力）の周波数がほぼ等し
くなると一定周期（基準信号の周期）で短いパルスがチ
ャージポンプ２の入力端子に印加され、チャージポンプ
２はそれに対応する電流パルスを発生する。するとロウ
パルスフィルタ３の出力には電流パルスの大きさをｉと
してiR2のパルスが現われる。
このパルスは電圧制御発振器に印加され、このパルスの
時間幅に対応する一定時間だけ、周波数が変化するた
め、発振器周波数の位相が修正されることになる。ここ
でR2が小さすぎると、この位相補正効果が不足するた
め、安定した発振が得られない。またR2が大きすぎると
iR2で決まるパルスが大きすぎ、位相補正がオーバーシ
ュートするため、やはり発振周波数が安定しない、R1、
R2、Ｃの値の決定については前述の「PLL−ICの使い
方」を参照されたい。
時間幅に対応する一定時間だけ、周波数が変化するた
め、発振器周波数の位相が修正されることになる。ここ
でR2が小さすぎると、この位相補正効果が不足するた
め、安定した発振が得られない。またR2が大きすぎると
iR2で決まるパルスが大きすぎ、位相補正がオーバーシ
ュートするため、やはり発振周波数が安定しない、R1、
R2、Ｃの値の決定については前述の「PLL−ICの使い
方」を参照されたい。
［電圧制御発振器］ 第14図により電圧制御発振器について説明する。この電
圧制御発振器はバッファアンプ38、リングオッシレータ
39によりなる。バッファアンプ38はロウパスフィルタ３
の出力を受けてリングオッシレータ39に対する制御電圧
を発生する。ロウパスフィルタ３の出力自体は負荷駆動
能力が低く、また制御線40、41にはトランジスタ35,36
のスイッチングに伴う雑音（ドレインとゲート間のカッ
プリング容量によって起こる）が重畳するため、ロウパ
スフィルタ３とリングオッシレータ39の間にバッファア
ンプ38は必要となる。
圧制御発振器はバッファアンプ38、リングオッシレータ
39によりなる。バッファアンプ38はロウパスフィルタ３
の出力を受けてリングオッシレータ39に対する制御電圧
を発生する。ロウパスフィルタ３の出力自体は負荷駆動
能力が低く、また制御線40、41にはトランジスタ35,36
のスイッチングに伴う雑音（ドレインとゲート間のカッ
プリング容量によって起こる）が重畳するため、ロウパ
スフィルタ３とリングオッシレータ39の間にバッファア
ンプ38は必要となる。
リングオッシレータ39はインバータを構成するＰチャネ
ルトランジスタ35、Ｎチャネルトランジスタ36の各電源
側にＰチャネルトランジスタ34、Ｎチャネルトランジス
タ37、を挿入さちものを奇数段縦属接続し、最終段の出
力を初段の入力に接続した構成になっている。Ｐチャネ
ルトランジスタ34とＮチャネルトランジスタ37は制御電
圧によってON抵抗か変化するため、インバータを構成す
るトランジスタ35、36のスイッチング遅延が変化するよ
うになっている。
ルトランジスタ35、Ｎチャネルトランジスタ36の各電源
側にＰチャネルトランジスタ34、Ｎチャネルトランジス
タ37、を挿入さちものを奇数段縦属接続し、最終段の出
力を初段の入力に接続した構成になっている。Ｐチャネ
ルトランジスタ34とＮチャネルトランジスタ37は制御電
圧によってON抵抗か変化するため、インバータを構成す
るトランジスタ35、36のスイッチング遅延が変化するよ
うになっている。
リングオッシレータの発振はインバータのスイッチング
が伝搬することによって起こり、このスイッチングがリ
ングオッシレータの中を２周する時間で発振周期が決ま
る。今、インバータ１段のスイッチング遅延をτα、イ
ンバータの数段をｎとすると、発振周期Ｔは、 Ｔ＝2nτα で与えられ、発振周波数ｆは となる。通常、インバータの段数ｎは固定されているの
で、発振周波数はταによって調節する。第４のリング
オッシレータ39の場合は、バッファアンプ38の入力電圧
を高くすれば発振周波数が上昇し、入力電圧を低くすれ
ば、発振周波数が下降する。
が伝搬することによって起こり、このスイッチングがリ
ングオッシレータの中を２周する時間で発振周期が決ま
る。今、インバータ１段のスイッチング遅延をτα、イ
ンバータの数段をｎとすると、発振周期Ｔは、 Ｔ＝2nτα で与えられ、発振周波数ｆは となる。通常、インバータの段数ｎは固定されているの
で、発振周波数はταによって調節する。第４のリング
オッシレータ39の場合は、バッファアンプ38の入力電圧
を高くすれば発振周波数が上昇し、入力電圧を低くすれ
ば、発振周波数が下降する。
［分周器］ 第15図により分周器５について説明する。第15図に示す
分周器は基本的にはＤタイプのフリップフロップであ
り、Ｄに印加された信号が、クロックCKの立ち上がりエ
ッジで極性反転されてＱに出力される。従って、Ｑ出力
をＤ出力にフィードバックすることにより、クロックCK
の立ち上がりエッジ毎にＱが反転動作するようになる。
なお、これは２分周の場合であるが、ｎ分周についても
同様の方法で実現可能である。
分周器は基本的にはＤタイプのフリップフロップであ
り、Ｄに印加された信号が、クロックCKの立ち上がりエ
ッジで極性反転されてＱに出力される。従って、Ｑ出力
をＤ出力にフィードバックすることにより、クロックCK
の立ち上がりエッジ毎にＱが反転動作するようになる。
なお、これは２分周の場合であるが、ｎ分周についても
同様の方法で実現可能である。
（発明が解決しようとする課題） 従来の技術では電圧制御発振器を構成するリングオッシ
レータの段数をｎ、１段あたりの遅延をταとすると、
前記（１）式に従って、発振周波数が定められる。ここ
でリングオッシレータを構成するインバータの遅延τα
の量はであり制御電圧に依存する。
レータの段数をｎ、１段あたりの遅延をταとすると、
前記（１）式に従って、発振周波数が定められる。ここ
でリングオッシレータを構成するインバータの遅延τα
の量はであり制御電圧に依存する。
リングオッシレータの段数、制御電圧と発振周波数の関
係は第18図のようになる。この図から、リングオッシレ
ータの段数を少なくする程、発振可能な周波数の範囲が
拡がるが、それと同時に電圧制御発振器としてのゲイン
Δf/ΔVcが増大することがわかる。つまり、一般的に、
電圧制御発振器にリングオッシレータを使用したPLLで
は、低周波の発振出力を得るにはリングオッシレータの
段数は多い方が、又、高周波の発振出力を得るにはリン
グオッシレータの段数は少ない方が、安定した発振信号
波形が得られることが知られている。従って、固定され
た段数のリングオッシレータによるPLLで、広範な周波
数の発振因業を得ようとする、この段数に応じて、発振
が不十分となる周波数帯域が生じてしまい、広い周波数
帯域に渡る安定した発振が得られないという問題があ
る。
係は第18図のようになる。この図から、リングオッシレ
ータの段数を少なくする程、発振可能な周波数の範囲が
拡がるが、それと同時に電圧制御発振器としてのゲイン
Δf/ΔVcが増大することがわかる。つまり、一般的に、
電圧制御発振器にリングオッシレータを使用したPLLで
は、低周波の発振出力を得るにはリングオッシレータの
段数は多い方が、又、高周波の発振出力を得るにはリン
グオッシレータの段数は少ない方が、安定した発振信号
波形が得られることが知られている。従って、固定され
た段数のリングオッシレータによるPLLで、広範な周波
数の発振因業を得ようとする、この段数に応じて、発振
が不十分となる周波数帯域が生じてしまい、広い周波数
帯域に渡る安定した発振が得られないという問題があ
る。
（課題を解決するための手段） 本発明では、電圧制御発振器にリングモジュレータを使
用したPLLで広い周波数範囲をカバーしようとする時に
問題になる位相ジッタの増大、低周波数で発振する
ときの発振波形のなまりの問題点を解決することを目的
としている。
用したPLLで広い周波数範囲をカバーしようとする時に
問題になる位相ジッタの増大、低周波数で発振する
ときの発振波形のなまりの問題点を解決することを目的
としている。
本発明の位相同期回路は、外部から与えられる基準信号
と、この基準信号と当該PLL回路の出力との位相を比較
する位相比較器と、この位相比較器の出力により発振出
力の周波数及び位相を制御する電圧制御発振器を具備す
る位相同期回路において、前記電圧制御発振器がリング
オシレータを含み、このリングオッシレータ回路の段数
を前記電圧制御発振器の制御電圧で選択する段数選択器
具備したことを特徴とする。
と、この基準信号と当該PLL回路の出力との位相を比較
する位相比較器と、この位相比較器の出力により発振出
力の周波数及び位相を制御する電圧制御発振器を具備す
る位相同期回路において、前記電圧制御発振器がリング
オシレータを含み、このリングオッシレータ回路の段数
を前記電圧制御発振器の制御電圧で選択する段数選択器
具備したことを特徴とする。
（作用） 本発明の位相同期回路は、電圧制御発振器のリングオッ
シレータの段数をこの電圧制御発振器の制御信号により
選択する段数選択器を具備する。こうすることにより、
当該位相同期回路の出力周波数の高さに対応したリング
オシレータの段数を選択できるため、特に高い周波数を
出力する際にリングオシレータの段数を少なく選択でき
る。
シレータの段数をこの電圧制御発振器の制御信号により
選択する段数選択器を具備する。こうすることにより、
当該位相同期回路の出力周波数の高さに対応したリング
オシレータの段数を選択できるため、特に高い周波数を
出力する際にリングオシレータの段数を少なく選択でき
る。
このため、リングオシレータを構成する個々のゲート出
力の遷移時間と、スイッチング波がリングオシレータを
一周する時間とが同程度になり電圧制御発振器の出力波
形がフルスイングしなくなるという問題が発生すること
がなく、安定した発振信号が得られる。これにより、当
該位相同期回路の位相ジッタの増大という問題、又は低
周波数で発振するときの発振波形がなまるという問題を
解決することができる。
力の遷移時間と、スイッチング波がリングオシレータを
一周する時間とが同程度になり電圧制御発振器の出力波
形がフルスイングしなくなるという問題が発生すること
がなく、安定した発振信号が得られる。これにより、当
該位相同期回路の位相ジッタの増大という問題、又は低
周波数で発振するときの発振波形がなまるという問題を
解決することができる。
（実施例） 本発明の第１の実施例を第１図から第３図に基づいて説
明する。この第１の実施例は基準信号６と分周出力８を
比較する位相比較回路１、パルス出力を電流パルスに変
換するチャージポンプ２、チャージポンプ２の電流パル
ス出力を平滑化して制御電圧を出力するロウパスフィル
タ３、ロウパスフィルタ３の制御電圧に対応する周波数
で発振する電圧制御発振器4a、電圧制御発振器4aの出力
７を分周する分周器5,さらにロウパスフィルタ３の制御
電圧Vcにより、リングオッシレータの段数を選択制御す
る段数制御回路17からなる。
明する。この第１の実施例は基準信号６と分周出力８を
比較する位相比較回路１、パルス出力を電流パルスに変
換するチャージポンプ２、チャージポンプ２の電流パル
ス出力を平滑化して制御電圧を出力するロウパスフィル
タ３、ロウパスフィルタ３の制御電圧に対応する周波数
で発振する電圧制御発振器4a、電圧制御発振器4aの出力
７を分周する分周器5,さらにロウパスフィルタ３の制御
電圧Vcにより、リングオッシレータの段数を選択制御す
る段数制御回路17からなる。
この実施例において位相比較回路１は第12図に示される
従来例と同じでよく、同様にチャージポンプ２とロウパ
ルスフィルタ３は第13図に、分周器５は第５図に示され
る従来例と同じでよい。電圧制御発振器4aは、バッファ
アンプ38、リングオッシレータ39aの機能は第４図に示
すバッファアンプ38及びリングオッシレータ39aの機能
と同じである。ただし、第14図のリングオッシレータ39
では、最終段のインバータの出力が直接初段のインバー
タに接続されているが、第10図のリングオッシレータ39
aでは最終段（ｎ段）か、ｍ番目の出力のどちからを初
段の入力として選択できるようになっている。セレクタ
42がこの選択を行なう。
従来例と同じでよく、同様にチャージポンプ２とロウパ
ルスフィルタ３は第13図に、分周器５は第５図に示され
る従来例と同じでよい。電圧制御発振器4aは、バッファ
アンプ38、リングオッシレータ39aの機能は第４図に示
すバッファアンプ38及びリングオッシレータ39aの機能
と同じである。ただし、第14図のリングオッシレータ39
では、最終段のインバータの出力が直接初段のインバー
タに接続されているが、第10図のリングオッシレータ39
aでは最終段（ｎ段）か、ｍ番目の出力のどちからを初
段の入力として選択できるようになっている。セレクタ
42がこの選択を行なう。
入力Ｓがハイレベルのときは、セレクタ42がリングオッ
シレータ39aのｍ番目の出力を初段の入力に接続するの
で、リンフオッシレータ39aはｍ段のリングオッシレー
タとして発振する。また入力Ｓがロウレベルのときはセ
レクタ42がリングオッシレータ39aの最終段の出力を初
段の入力に接続するのでリングオッシレータ39aはｎ段
のリングオッシレータとして発振する。
シレータ39aのｍ番目の出力を初段の入力に接続するの
で、リンフオッシレータ39aはｍ段のリングオッシレー
タとして発振する。また入力Ｓがロウレベルのときはセ
レクタ42がリングオッシレータ39aの最終段の出力を初
段の入力に接続するのでリングオッシレータ39aはｎ段
のリングオッシレータとして発振する。
ここでｍの値は適宜決められれば良いが、例えばｍ＝
［n/3］とすれば、発振周波数はｎ段の場合の約３倍に
なる。つまり比較的低い周波数の発振をするときにはリ
ングオッシレータ39aをｎ段の場合の約３倍になる。よ
って比較的低い周波数の発振をするときにはリングオッ
シレータ39aの段数はｎ段で動作させ、比較的高い周波
数の発振をするときにはリングオッシレータ39aをｍ段
で動作させれば良い。
［n/3］とすれば、発振周波数はｎ段の場合の約３倍に
なる。つまり比較的低い周波数の発振をするときにはリ
ングオッシレータ39aをｎ段の場合の約３倍になる。よ
って比較的低い周波数の発振をするときにはリングオッ
シレータ39aの段数はｎ段で動作させ、比較的高い周波
数の発振をするときにはリングオッシレータ39aをｍ段
で動作させれば良い。
次に第３図に基づいて段数選択回路17について説明す
る。この段数選択回路は、入力Vcの変化に対応して出力
Ｓを変化させる回路であり、電位比較用のカレントミラ
ー回路50、51、これらのカレントミラー回路50、51の出
力からロウレベルのパルスを発生するパルス発生回路5
2、56、パルス発生回路52、56のパルスを受けるRSフリ
ップフロップ61より構成される。カレントミラー回路50
の基準電位は抵抗r1、r2によって電源電圧Vddを分圧し
て作る。例えば、r1＝1,5kΩ、r2＝3,5kΩとすれば、基
準電位は0,7×Vddとなる。
る。この段数選択回路は、入力Vcの変化に対応して出力
Ｓを変化させる回路であり、電位比較用のカレントミラ
ー回路50、51、これらのカレントミラー回路50、51の出
力からロウレベルのパルスを発生するパルス発生回路5
2、56、パルス発生回路52、56のパルスを受けるRSフリ
ップフロップ61より構成される。カレントミラー回路50
の基準電位は抵抗r1、r2によって電源電圧Vddを分圧し
て作る。例えば、r1＝1,5kΩ、r2＝3,5kΩとすれば、基
準電位は0,7×Vddとなる。
カレントミラー回路50は、入力電位Vcが、 r2・Vdd/（r1＋r2） で決まる基準電位VHにより低いときはハイレベルを、VC
がVHより高くなるとロウレベルを出力する。ただし、入
力電圧VCはロウパスフィルタ３の出力であり、変化は緩
慢であるため、カレントミラー回路50の出力レベルの変
化もまた緩慢になる。
がVHより高くなるとロウレベルを出力する。ただし、入
力電圧VCはロウパスフィルタ３の出力であり、変化は緩
慢であるため、カレントミラー回路50の出力レベルの変
化もまた緩慢になる。
パルス発生回路52は、カレントミラー回路50の出力をま
ずヒステリシスインバータ53で受けて、エッジの急峻な
電解状波形に直し、さらにインバータ54と２入力NAND55
によりロウレベルのパルスを出力する。
ずヒステリシスインバータ53で受けて、エッジの急峻な
電解状波形に直し、さらにインバータ54と２入力NAND55
によりロウレベルのパルスを出力する。
なお、パルス発生回路52の構成から明らかなように、ロ
ウレベルのパルスはカレントミラー回路50の出力がハイ
レベルからロウレベルに変化するときにだけ出力され、
ロウレベルからハイレベルへの変化の際には出力されな
いようになっている。つまりカレントミラー回路50の入
力電圧VCが基準電位VHより低い状態から、VHより高い状
態に遷移したときにだけ、パルス発生回路52からロウレ
ベルのパルスが出力される。
ウレベルのパルスはカレントミラー回路50の出力がハイ
レベルからロウレベルに変化するときにだけ出力され、
ロウレベルからハイレベルへの変化の際には出力されな
いようになっている。つまりカレントミラー回路50の入
力電圧VCが基準電位VHより低い状態から、VHより高い状
態に遷移したときにだけ、パルス発生回路52からロウレ
ベルのパルスが出力される。
一方カレントミラー回路51は、入力電圧VCを、 r2・Vdd/r1′＋r2′ で決まる基準電位VLより低いときはハイレベルを、VCが
VHより高いときはロウレベルを出力する。
VHより高いときはロウレベルを出力する。
パルス発生回路56は、カレントミラー回路51の出力をヒ
ステリシスインバータ57で波形整形した後に、インバー
タ58で反転し、インバータ59と２入力NAND60によってロ
ウレベルのパルス２を発生する。パルス発生回路56はヒ
ステリシスインバータ57がロウレベルからハイレベルに
遷移する段階状波形を入力されたときだけロウレベルの
パルス２を出力する。従って、カレントミラー回路51の
入力電圧Vcが基準電位VLより高い状態から、VLより低い
状態に遷移したときにだけパルス発生回路56からロウレ
ベルのパルスが出力される。RSフリップフロップはパル
ス発生回路56からロウレベルのパルスが入力されるとラ
ウレベルを出力する。
ステリシスインバータ57で波形整形した後に、インバー
タ58で反転し、インバータ59と２入力NAND60によってロ
ウレベルのパルス２を発生する。パルス発生回路56はヒ
ステリシスインバータ57がロウレベルからハイレベルに
遷移する段階状波形を入力されたときだけロウレベルの
パルス２を出力する。従って、カレントミラー回路51の
入力電圧Vcが基準電位VLより高い状態から、VLより低い
状態に遷移したときにだけパルス発生回路56からロウレ
ベルのパルスが出力される。RSフリップフロップはパル
ス発生回路56からロウレベルのパルスが入力されるとラ
ウレベルを出力する。
以上の説明から明らかなように、第３図に示す段数選択
回路は力電圧VCがVMを上回ると出力Ｓがハイレベルとな
り、VLを下回ると出力Ｓがロウレベルになる。この様子
を第４図に示す。
回路は力電圧VCがVMを上回ると出力Ｓがハイレベルとな
り、VLを下回ると出力Ｓがロウレベルになる。この様子
を第４図に示す。
次に第１図に戻って本発明の第１の実施例の動作につい
て説明する。電源投入直後、ロウパスフィルタ３の制御
電圧がゼロであり、段数選択回路17の出力Ｓはロウレベ
ルであるとする。この状態で基準信号６が力されると位
相比較器１から▲▼にパルスが出力され、ロウパル
スフィルタ３の制御電圧出力VCが上昇する。すると電圧
制御発振器4aの発振がはじまり、かつ発振周波数が上昇
する。
て説明する。電源投入直後、ロウパスフィルタ３の制御
電圧がゼロであり、段数選択回路17の出力Ｓはロウレベ
ルであるとする。この状態で基準信号６が力されると位
相比較器１から▲▼にパルスが出力され、ロウパル
スフィルタ３の制御電圧出力VCが上昇する。すると電圧
制御発振器4aの発振がはじまり、かつ発振周波数が上昇
する。
同期化に必要な発振周波数がｎ段のリングオッシレータ
に基準電位VHを下回る制御電圧VCを印加して得なけれ
ば、このPLLは、段数選択器17の出力Ｓがロウレベルの
まま同期を達成する。また、同期化に必要な発振周波数
が、ｎ段のリングオシレータで得られない場合は、同期
化の過程で制御電圧VCが基準電圧VHを越えるため、段数
選択器17の出力Ｓがハイレベルに変化し、リングオッシ
レータ39aはｍ段で発振する。さらに一旦、リングホッ
シレータ39aはｍ段の状態で同期が達成されていても、
その後基準信号の周波数が低下し、制御電圧VCがそれに
伴なって低下し、基準電圧VLを下回ると段数選択器17の
出力Ｓがロウレベルに変化し、ｎ段のリングオッシレー
タで同期化動作を行なう。
に基準電位VHを下回る制御電圧VCを印加して得なけれ
ば、このPLLは、段数選択器17の出力Ｓがロウレベルの
まま同期を達成する。また、同期化に必要な発振周波数
が、ｎ段のリングオシレータで得られない場合は、同期
化の過程で制御電圧VCが基準電圧VHを越えるため、段数
選択器17の出力Ｓがハイレベルに変化し、リングオッシ
レータ39aはｍ段で発振する。さらに一旦、リングホッ
シレータ39aはｍ段の状態で同期が達成されていても、
その後基準信号の周波数が低下し、制御電圧VCがそれに
伴なって低下し、基準電圧VLを下回ると段数選択器17の
出力Ｓがロウレベルに変化し、ｎ段のリングオッシレー
タで同期化動作を行なう。
次に本発明の第２の実施例について、第５図から第７図
に基づいて説明する。この第２の実施例の全体構成は第
５図に示されるように、基準信号と分周出力８の位相と
周波数を比較する位相比較回路１、位相比較回路１のパ
ルス出力を電流パルスに変換するチャージポンプ、チャ
ージポンプ２の電流パルス出力を平滑化して制御電圧を
出力するローパスフィルタ３、ローパスフィルタ３の制
御電圧に対応する周波数で発振する電圧制御発振器4a、
電圧制御発振器4aの出力７を分周する分周器５、ローパ
スフィルタ３が出力する制御電圧VCにより電圧制御発振
器を構成するリングオッシレータの段数を選択制御する
段数制御回路17a、さらに位相比較回路１の出力▲
▼、▲▼を入力とし、同期動作に入ったことを
検出する同期検出器１からなる。
に基づいて説明する。この第２の実施例の全体構成は第
５図に示されるように、基準信号と分周出力８の位相と
周波数を比較する位相比較回路１、位相比較回路１のパ
ルス出力を電流パルスに変換するチャージポンプ、チャ
ージポンプ２の電流パルス出力を平滑化して制御電圧を
出力するローパスフィルタ３、ローパスフィルタ３の制
御電圧に対応する周波数で発振する電圧制御発振器4a、
電圧制御発振器4aの出力７を分周する分周器５、ローパ
スフィルタ３が出力する制御電圧VCにより電圧制御発振
器を構成するリングオッシレータの段数を選択制御する
段数制御回路17a、さらに位相比較回路１の出力▲
▼、▲▼を入力とし、同期動作に入ったことを
検出する同期検出器１からなる。
ここで、位相比較回路１、チャージポンプ２、ローパス
フィルタ３、分周器５はそれぞれ第12図、第13図、第15
図に示す従来例と同じものでよい。また、電圧制御発振
器4aは第２図に示す第１の実施例と同じものでよい。
フィルタ３、分周器５はそれぞれ第12図、第13図、第15
図に示す従来例と同じものでよい。また、電圧制御発振
器4aは第２図に示す第１の実施例と同じものでよい。
段数選択器17aは第６図のようになっている。ここでカ
レントミラー回路50、51、パルス発生回路52、56、RSフ
リップフロップ61は第３図に示されている同一番号のも
のと同様である。異なっている点はパルス発生器52、56
とRSフリップフロップ61の間にパルスホールド回路62が
入っていることである。
レントミラー回路50、51、パルス発生回路52、56、RSフ
リップフロップ61は第３図に示されている同一番号のも
のと同様である。異なっている点はパルス発生器52、56
とRSフリップフロップ61の間にパルスホールド回路62が
入っていることである。
このパルスホールド回路62は、入力信号▲▼が
ハイレベルのときにはパルス発生回路52、56が発生する
パルスをRSフリップフロップ61に通過させ、▲
▼がロウレベルのときにはパルスの通過を阻止する。こ
こで▲▼は同期検出器18が出力する信号であ
り、電圧制御発振器4aの発振が同期化の過程に入るとロ
ウレベルになる。つまり、同期が検出されるとRSフリッ
プフロップ61の出力Ｓがパルス発生回路52、56の出力に
は無関係に固定されるようになっている。
ハイレベルのときにはパルス発生回路52、56が発生する
パルスをRSフリップフロップ61に通過させ、▲
▼がロウレベルのときにはパルスの通過を阻止する。こ
こで▲▼は同期検出器18が出力する信号であ
り、電圧制御発振器4aの発振が同期化の過程に入るとロ
ウレベルになる。つまり、同期が検出されるとRSフリッ
プフロップ61の出力Ｓがパルス発生回路52、56の出力に
は無関係に固定されるようになっている。
同期検出器18は第７図のように、位相比較回路１の出力
▲▼をクロック入力とし、位相比較回路の出力▲
▼をリセット入力とする２ビット非循環カウンタ
71と▲▼をクロック入力とし、UPをリセット入
力とする２ビット非循環カウンタ72、カウンタ71の出力
Ａ、Ｂが共にハイレベルになったことを検出する２入力
NAND73、カウンタ72の出力Ａ、Ｂが共にハイレベルにな
ったことを検出する２入力NAND74、２入力NAND73又は74
がロウレベルを出力すると▲▼出力をハイレベ
ルにする２入力NAND75から構成される。
▲▼をクロック入力とし、位相比較回路の出力▲
▼をリセット入力とする２ビット非循環カウンタ
71と▲▼をクロック入力とし、UPをリセット入
力とする２ビット非循環カウンタ72、カウンタ71の出力
Ａ、Ｂが共にハイレベルになったことを検出する２入力
NAND73、カウンタ72の出力Ａ、Ｂが共にハイレベルにな
ったことを検出する２入力NAND74、２入力NAND73又は74
がロウレベルを出力すると▲▼出力をハイレベ
ルにする２入力NAND75から構成される。
以下、この同期検出回路の動作を説明する。なお、ここ
でいう「同期」とは、基準信号６と分周出力８の位相と
周波数が一致した状態だけでなく、周波数がほぼ一致し
て位相ずれの調整を行っている同期化中の状態をも含む
ものとする。
でいう「同期」とは、基準信号６と分周出力８の位相と
周波数が一致した状態だけでなく、周波数がほぼ一致し
て位相ずれの調整を行っている同期化中の状態をも含む
ものとする。
２ビット非循環カウンタ71は▲▼の立ち上がり、エ
ッジで＋１インクリメントを行なう。（Ａ、Ｂ）＝
（１、１）までインクリメントすると、そこでインクリ
メント動作を停止する。▲▼がロウレベルにな
るとリセットがかかり（Ａ、Ｂ）＝（０、０）の状態に
なる。よって、カウンタ71は▲▼のパルスが４回連
続すると（Ａ、Ｂ）＝（１、１）を出力する。
ッジで＋１インクリメントを行なう。（Ａ、Ｂ）＝
（１、１）までインクリメントすると、そこでインクリ
メント動作を停止する。▲▼がロウレベルにな
るとリセットがかかり（Ａ、Ｂ）＝（０、０）の状態に
なる。よって、カウンタ71は▲▼のパルスが４回連
続すると（Ａ、Ｂ）＝（１、１）を出力する。
一方、２ビット非循環カウンタ72は▲▼の立ち
上がりエッジで＋１インクリエントを行い、（Ａ、B6）
＝（１、１）までインクリメントすると、そこでインク
リメント動作を停止する。▲▼がロウレベルになる
とリセットがかかり、（Ａ、Ｂ）＝（０、０）の状態に
なる。よってカウンタ72は▲▼のパルスが４回
連続すると（Ａ、Ｂ）＝（１、１）を出力する。
上がりエッジで＋１インクリエントを行い、（Ａ、B6）
＝（１、１）までインクリメントすると、そこでインク
リメント動作を停止する。▲▼がロウレベルになる
とリセットがかかり、（Ａ、Ｂ）＝（０、０）の状態に
なる。よってカウンタ72は▲▼のパルスが４回
連続すると（Ａ、Ｂ）＝（１、１）を出力する。
２入力NAND75は、カウンタ71、カウンタ72の出力Ａ、Ｂ
がいずれも（Ａ、Ｂ）＝（１、１）のときには２力NAND
75は▲▼出力にハイレベルを出力する。これは
▲▼パルス、▲▼パルスがいずれも４回以
上連続せず、交互に出力されている状態に対応し、基準
信号６と分周出力８の周波数がほぼ一致して、位相ずれ
の調整をおこなっていることを意味する。
がいずれも（Ａ、Ｂ）＝（１、１）のときには２力NAND
75は▲▼出力にハイレベルを出力する。これは
▲▼パルス、▲▼パルスがいずれも４回以
上連続せず、交互に出力されている状態に対応し、基準
信号６と分周出力８の周波数がほぼ一致して、位相ずれ
の調整をおこなっていることを意味する。
また、カウンタ71、カフンタ72の出力のどちらかが
（Ａ、Ｂ）＝（１、１）のときには２入力NAND75は▲
▼出力にハイレベルを出力する。これはUPパル
ス、▲▼パルスのどちらかが４回以上連続した
ことに対応し、基準信号６と分周出力８の周波数が大幅
に異なっていることを意味する。
（Ａ、Ｂ）＝（１、１）のときには２入力NAND75は▲
▼出力にハイレベルを出力する。これはUPパル
ス、▲▼パルスのどちらかが４回以上連続した
ことに対応し、基準信号６と分周出力８の周波数が大幅
に異なっていることを意味する。
第７図に示す同期検出器は以上のようにして同期（また
は同期状態）を検出する。
は同期状態）を検出する。
以下第５図に示す第２の実施例の動作を解説する。この
実施例の電源投入直後からの動作は第１の実施例と同じ
である。
実施例の電源投入直後からの動作は第１の実施例と同じ
である。
基準信号６と分周出力５の周波数が次第に近付くと、そ
れまで▲▼パルス又は▲▼パルスのどちら
かのみが連続的に出力されていた状態から、この両者の
パルスが交互に出力されるようになる。ここまでは同期
検出器は▲▼をハイレベルにしているので、段
数選択器17aは出力Ｓを変化させ、電圧制御発振器4aの
リングオッシレータの段数の選択を行なっている。
れまで▲▼パルス又は▲▼パルスのどちら
かのみが連続的に出力されていた状態から、この両者の
パルスが交互に出力されるようになる。ここまでは同期
検出器は▲▼をハイレベルにしているので、段
数選択器17aは出力Ｓを変化させ、電圧制御発振器4aの
リングオッシレータの段数の選択を行なっている。
ここでPLLNの同期化が進むと▲▼パルス、▲
▼パルスとも４回以上連続しては出力されなくなる。
つまり▲▼パルス２回の後▲▼パルス３回
といった動作になる。すると同期検出回路は▲
▼をロウレベルにし、これによって段数選択器17aの出
力Ｓははハイレベルかロウレベルかのいずれかに固定さ
れる。
▼パルスとも４回以上連続しては出力されなくなる。
つまり▲▼パルス２回の後▲▼パルス３回
といった動作になる。すると同期検出回路は▲
▼をロウレベルにし、これによって段数選択器17aの出
力Ｓははハイレベルかロウレベルかのいずれかに固定さ
れる。
同期検出器18の以上の動作により、ローパスフィルタ３
の出力する制御電圧VCが段数選択器17aの基準電圧VH、
又はVLの近傍にあるときに同期がかかる場合に予期され
る不安定な動作を阻止することができる。
の出力する制御電圧VCが段数選択器17aの基準電圧VH、
又はVLの近傍にあるときに同期がかかる場合に予期され
る不安定な動作を阻止することができる。
例えばVCがVHよりわずかに低いときに同期が実現した後
外部的要因またはロウパスフィルタの容量Ｃのリークに
よりVCがΔＶ変動したとする。もし、VC＋ΔＶ＞VHが成
立すると第１の実施例の場合には段数選択器が動作し、
出力Ｓをロウレベルからハイレベルにする。リングオッ
シレータの段数が切りかわった直後は、VCの値がすぐに
は最適値にならないため基準信号６で定められている周
波数（分周器５がｎ分周しているときには基準信号６の
ｎ倍の周波数）をはるかに越える周波数が電圧制御発振
器4aから出力される。これは、このPLLをマイクロプロ
セッサなど論理LSIに中で使用するとき、その論理LSIの
誤動作を引き起こすことになる。
外部的要因またはロウパスフィルタの容量Ｃのリークに
よりVCがΔＶ変動したとする。もし、VC＋ΔＶ＞VHが成
立すると第１の実施例の場合には段数選択器が動作し、
出力Ｓをロウレベルからハイレベルにする。リングオッ
シレータの段数が切りかわった直後は、VCの値がすぐに
は最適値にならないため基準信号６で定められている周
波数（分周器５がｎ分周しているときには基準信号６の
ｎ倍の周波数）をはるかに越える周波数が電圧制御発振
器4aから出力される。これは、このPLLをマイクロプロ
セッサなど論理LSIに中で使用するとき、その論理LSIの
誤動作を引き起こすことになる。
本発明の第２図の実施例では、同期化後はVCに乗ったわ
ずかな変動で段数選択器が動作することはないので、こ
のような問題を回避できる。
ずかな変動で段数選択器が動作することはないので、こ
のような問題を回避できる。
次に本発明の第３の実施例を第８図から第10図に基づい
て説明する。第８図に示す第３の実施例は、第５図に示
す第２の実施例において電圧制御発振器4aを構成するリ
ングオッシレータの段数を８段階の中から選択可能にし
たものである。第８図に示すPLLの構成要素のうち、位
相比較器１、チャージポンプ２およびローパスフィルタ
３、分周器５はそれぞれ第12図、第13図、第15図に示す
従来例と同一のものでよい。また同期検出器18は第７図
に示す第２の実施例を構成するものと同一のものでよ
い。
て説明する。第８図に示す第３の実施例は、第５図に示
す第２の実施例において電圧制御発振器4aを構成するリ
ングオッシレータの段数を８段階の中から選択可能にし
たものである。第８図に示すPLLの構成要素のうち、位
相比較器１、チャージポンプ２およびローパスフィルタ
３、分周器５はそれぞれ第12図、第13図、第15図に示す
従来例と同一のものでよい。また同期検出器18は第７図
に示す第２の実施例を構成するものと同一のものでよ
い。
電圧制御発振器4bは第９図に示されるようにバッファア
ンプ38、リングオッシレータ39b、セレクタ42aから構成
されている。バッファアンプ38はローパスフィルタ３の
出力を制御電圧として付け、Ｐチャネルトランジスタ34
−１〜34−ｎ及びＮチャネルトランジスタ37−１〜37−
ｎに対するゲート電圧を発生する。リングオシレータ39
bは、８入力セレクタ42aの選択の状態で決まる伝数で発
振する。
ンプ38、リングオッシレータ39b、セレクタ42aから構成
されている。バッファアンプ38はローパスフィルタ３の
出力を制御電圧として付け、Ｐチャネルトランジスタ34
−１〜34−ｎ及びＮチャネルトランジスタ37−１〜37−
ｎに対するゲート電圧を発生する。リングオシレータ39
bは、８入力セレクタ42aの選択の状態で決まる伝数で発
振する。
段数選択回路17bは第10図に構成が示されている。この
図中カレントミラー回路50、51、パルスホールド回路62
は、PLLが同期状態に入った時、パルス発生回路52、56
が出力するパルスを阻止する機能をもつ。アップダウン
カウンタ63は端子Ｕにパルスが入力されると＋１インク
リメントし、端子Ｄにパルスが入ると−１のデクリメン
トを行なう。（Ａ、Ｂ、Ｃ）＝（１、１、１）の状態で
は端子Ｕにパルスが入っても状態は変化せず、また
（Ａ、Ｂ、Ｃ）＝（０、０、０）の状態で端子Ｄにパル
スが入っても状態は変化しない。デコーダ654はアップ
ダウンカウンタ63の出力Ａ、Ｂ、Ｃをデコードし、段数
選択信号Sa、Sb、……Shに展開する。デコードの論理式
は次のようになっている。
図中カレントミラー回路50、51、パルスホールド回路62
は、PLLが同期状態に入った時、パルス発生回路52、56
が出力するパルスを阻止する機能をもつ。アップダウン
カウンタ63は端子Ｕにパルスが入力されると＋１インク
リメントし、端子Ｄにパルスが入ると−１のデクリメン
トを行なう。（Ａ、Ｂ、Ｃ）＝（１、１、１）の状態で
は端子Ｕにパルスが入っても状態は変化せず、また
（Ａ、Ｂ、Ｃ）＝（０、０、０）の状態で端子Ｄにパル
スが入っても状態は変化しない。デコーダ654はアップ
ダウンカウンタ63の出力Ａ、Ｂ、Ｃをデコードし、段数
選択信号Sa、Sb、……Shに展開する。デコードの論理式
は次のようになっている。
Sa＝Ａ・Ｂ・Ｃ、Sb＝Ａ・Ｂ・、 Sc＝Ａ・・Ｃ、Sd＝Ａ・・ Se＝・Ｂ・Ｃ、Sf＝・Ｂ・、 Sg＝・・Ｃ、Sh＝・ ２入力NAND65、インバータ66、Ｐチャネルトランジスタ
67、Ｎチャネルトランジスタ68は制御電圧にリセットを
かける働きをする。すなわち制御電圧VCがカレントミラ
ー回路50、51内の基準電圧VH、VLを越えて上昇（VHの場
合）または下降（VLの場合）すると（HOLDがハイレベル
ならば）パルス発生回路52または56の出力するロウレベ
ルのハルスが２入力NAND65に伝わり、２入力65がハイレ
ベルのパルスを出力するため、Ｐチャネルトランジスタ
67、Ｎチャネルトランジスタ68が同時にONする。トラン
ジスタ67、68のオン抵抗を十分低くし、かつ等しくして
おけば、ローパスフィルタ３の容量Ｃは短い時間の内
に、中間電位Vdd・1/2に引き戻される。
67、Ｎチャネルトランジスタ68は制御電圧にリセットを
かける働きをする。すなわち制御電圧VCがカレントミラ
ー回路50、51内の基準電圧VH、VLを越えて上昇（VHの場
合）または下降（VLの場合）すると（HOLDがハイレベル
ならば）パルス発生回路52または56の出力するロウレベ
ルのハルスが２入力NAND65に伝わり、２入力65がハイレ
ベルのパルスを出力するため、Ｐチャネルトランジスタ
67、Ｎチャネルトランジスタ68が同時にONする。トラン
ジスタ67、68のオン抵抗を十分低くし、かつ等しくして
おけば、ローパスフィルタ３の容量Ｃは短い時間の内
に、中間電位Vdd・1/2に引き戻される。
このように制御電圧にリセットをかけることにより、例
えば一端VHを越える動作をする。VLに間しても同様であ
る。最終的にはVCがVHとVLの間におさまるリングオッシ
レータ39bの段数に到達する。（場合によっては最小段
数または最小段数または最多段数にまで行き、さらにVC
がVHより上、またはVLより下になることも、基準信号の
周波数との兼ね合いで起こり得る。） 第８図に示す第３の実施例の動作は、ほぼ第２の実施例
に準じたものになるが、前述のようにリングオッシレー
タの段数が８通りとれるのに応じて、リングオッシレー
タ段数の切り替えごとに前述のように制御電圧VCがVdd
・1/2に引き戻され、さらに段数を増やすか、または減
らすかの判定を行なう点が異なっている。
えば一端VHを越える動作をする。VLに間しても同様であ
る。最終的にはVCがVHとVLの間におさまるリングオッシ
レータ39bの段数に到達する。（場合によっては最小段
数または最小段数または最多段数にまで行き、さらにVC
がVHより上、またはVLより下になることも、基準信号の
周波数との兼ね合いで起こり得る。） 第８図に示す第３の実施例の動作は、ほぼ第２の実施例
に準じたものになるが、前述のようにリングオッシレー
タの段数が８通りとれるのに応じて、リングオッシレー
タ段数の切り替えごとに前述のように制御電圧VCがVdd
・1/2に引き戻され、さらに段数を増やすか、または減
らすかの判定を行なう点が異なっている。
以上の説明のように、従来のリングオッシレータを使用
する位相同期回路では、最高発振周波数に合わせてリン
グオッシレータの段数を固定していたため、時に低周波
発振をさせるときに、電圧制御発振器のゲインΔf/ΔＶ
が大きすぎることによる位相ジッタの増大、及びリング
オッシレータを構成するインバータのスイッチングが遅
いことに起因する発振波形のなまりという２つの問題点
があった。
する位相同期回路では、最高発振周波数に合わせてリン
グオッシレータの段数を固定していたため、時に低周波
発振をさせるときに、電圧制御発振器のゲインΔf/ΔＶ
が大きすぎることによる位相ジッタの増大、及びリング
オッシレータを構成するインバータのスイッチングが遅
いことに起因する発振波形のなまりという２つの問題点
があった。
本発明ではリングオッシレータの段数を発振するべき周
波数に合わせて、自動的に選択されるようにしたため、
低周波発振時での位相ジッタが最小限におさえられ、か
つ発振波形のなまりも少ないという効果が得られる。
波数に合わせて、自動的に選択されるようにしたため、
低周波発振時での位相ジッタが最小限におさえられ、か
つ発振波形のなまりも少ないという効果が得られる。
第１図は本発明の第１の実施例のブロック構成図、第２
図は本発明の第１の実施例で使用する電圧制御発振器、
第３図は本発明の第11図の実施例で使用する段数選択器
の回路図、第４図は第３図に示す段数選択器の動作を示
すタイミングチャート、第５図は本発明の第２の実施例
のブロック構成図、第６図は第２の実施例で使用する段
数選択器、第７図は第２の実施例で使用する同期検出
器、第８図は本発明の第３の実施例のブロック構成図、
第９図は第３の実施例で使用する電圧制御発振器、第10
図は第３の実施例で使用する段数選択器、第11図は従来
のPLLのブロック構成図、第12図は従来のPLLに使用され
る位相比較器の回路図、第13図は従来のPLLに使用され
るチャージポンプとローパスフィルタの回路図、第14図
は従来のPLLに使用される電圧制御発振器の回路図、第1
5図は従来のPLLに使用される２分周器の回路図、第16図
及び第17図は、第12図に示す位相比較器の動作タイミン
グチャート、第18図は従来の電圧制御発振器の発振周波
数対制御電圧の特性図である。 １……位相比較器、２……チャージポンプ、３……ロー
パスフィルタ、４、4a、4b……電圧制御発振器、５……
分周器、17、17a、17b……段数選択器、18……同期検出
器
図は本発明の第１の実施例で使用する電圧制御発振器、
第３図は本発明の第11図の実施例で使用する段数選択器
の回路図、第４図は第３図に示す段数選択器の動作を示
すタイミングチャート、第５図は本発明の第２の実施例
のブロック構成図、第６図は第２の実施例で使用する段
数選択器、第７図は第２の実施例で使用する同期検出
器、第８図は本発明の第３の実施例のブロック構成図、
第９図は第３の実施例で使用する電圧制御発振器、第10
図は第３の実施例で使用する段数選択器、第11図は従来
のPLLのブロック構成図、第12図は従来のPLLに使用され
る位相比較器の回路図、第13図は従来のPLLに使用され
るチャージポンプとローパスフィルタの回路図、第14図
は従来のPLLに使用される電圧制御発振器の回路図、第1
5図は従来のPLLに使用される２分周器の回路図、第16図
及び第17図は、第12図に示す位相比較器の動作タイミン
グチャート、第18図は従来の電圧制御発振器の発振周波
数対制御電圧の特性図である。 １……位相比較器、２……チャージポンプ、３……ロー
パスフィルタ、４、4a、4b……電圧制御発振器、５……
分周器、17、17a、17b……段数選択器、18……同期検出
器
Claims (1)
- 【請求項１】少なくとも位相比較器と前記位相比較器に
接続される電圧制御発振器とを具備し、前記電圧制御発
振器の発振出力の周波数及び位相と外部から入力される
基準信号の周波数及び位相とを前記位相比較器において
比較し、その比較結果を前記電圧制御発振器にフィード
バックして前記電圧制御発振器の発振出力の位相と周波
数を前記基準信号に一致させる位相同期回路において、 前記電圧制御発振器がリングオシレータを含み、そのリ
ングオシレータの段数の選択を前記電圧制御発振器に入
力される制御電圧に基づいて行なわれ、 更に、位相比較器の後段に同期検出回路を更に具備して
おり、これにより位相同期が検出されると前記リングオ
シレータの段数が切り換えられることなくその状態が維
持されることを特徴とする位相同期回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056432A JPH0799807B2 (ja) | 1990-03-09 | 1990-03-09 | 位相同期回路 |
| US07/665,248 US5075640A (en) | 1990-03-09 | 1991-03-06 | Phase locked loop circuit responding to supplied signal frequency |
| KR1019910003797A KR940001724B1 (ko) | 1990-03-09 | 1991-03-09 | 위상동기회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056432A JPH0799807B2 (ja) | 1990-03-09 | 1990-03-09 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03259619A JPH03259619A (ja) | 1991-11-19 |
| JPH0799807B2 true JPH0799807B2 (ja) | 1995-10-25 |
Family
ID=13026931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056432A Expired - Fee Related JPH0799807B2 (ja) | 1990-03-09 | 1990-03-09 | 位相同期回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5075640A (ja) |
| JP (1) | JPH0799807B2 (ja) |
| KR (1) | KR940001724B1 (ja) |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315271A (en) * | 1990-12-10 | 1994-05-24 | Aerospatiale Societe Nationale Industrielle | Process and device for synchronizing two digital pulse sequences S and RF of the same high frequency |
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| FR2689342A1 (fr) * | 1992-03-31 | 1993-10-01 | Sgs Thomson Microelectronics | Boucle à verrouillage de fréquence. |
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| JP2769660B2 (ja) * | 1992-09-21 | 1998-06-25 | 三菱電機株式会社 | Ｐｌｌ回路 |
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
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| JP2697626B2 (ja) * | 1994-09-07 | 1998-01-14 | 日本電気株式会社 | 位相同期回路のロック検出器 |
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