JP2003152507A - 電圧制御型発振回路 - Google Patents

電圧制御型発振回路

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JP2003152507A
JP2003152507A JP2001350291A JP2001350291A JP2003152507A JP 2003152507 A JP2003152507 A JP 2003152507A JP 2001350291 A JP2001350291 A JP 2001350291A JP 2001350291 A JP2001350291 A JP 2001350291A JP 2003152507 A JP2003152507 A JP 2003152507A
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Tomohiro Sakurai
友博 桜井
Koichi Iwami
幸一 石見
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators

Abstract

(57)【要約】 【課題】 回路規模を抑制しつつ、制御しやすいＶＣＯ
特性を有して、広い範囲の周波数で発振することが可能
な電圧制御型発振回路を提供する。 【解決手段】 動作電流制御部１１００中のＰチャネル
ＭＯＳトランジスタＴＰ０１およびＴＰ０２から成るカ
レントミラー回路は、自身を流れる定電流値に応じてリ
ングオッシレータ回路１２００の動作電流を制御する。
動作電流制御部１１００中の制御電圧入力部１１１０と
第１のカレントミラー抵抗部１１２０とは、制御電圧Ｖ
ＩＮに応じて、カレントミラー回路の生成する定電流値
を制御し、かつ、制御信号ＳＥＬ１１およびＳＥＬ１２
に応じて、制御電圧ＶＩＮの変化に対して定電流値が変
化する範囲を変更する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部から与えられ
る電圧レベルに応じて、発振周波数を可変に制御するこ
とが可能な電圧制御型発振回路の構成に関する。
【０００２】
【従来の技術】大規模集積回路（以下、「ＬＳＩ（Larg
e Scale Integrated Circuit）」と呼ぶ）においては、
システムから与えられるクロックに同期してＬＳＩの内
部回路を動作させるために、ＬＳＩ内部で外部クロック
信号に同期した内部クロック信号を生成するクロック生
成回路等が搭載される場合が多い。
【０００３】このようなクロック生成回路においては、
たとえば、自励発振型のリングオシレータ回路の発振周
波数を、このリングオシレータ回路の発振出力の位相
と、外部クロック信号の位相とを同期させるように動作
させる構成が用いられる場合がある。このように、外部
クロック信号との位相を合わせるように制御しつつリン
グオシレータ回路に発振動作を行なわせるためには、い
わゆる「電圧制御型発振回路（以下、ＶＣＯ回路と呼
ぶ）」が用いられる。
【０００４】
【発明が解決しようとする課題】図２０は、従来のＶＣ
Ｏ回路８０００の構成を説明するための回路図である。
【０００５】ＶＣＯ回路８０００は、外部からの制御電
圧ＶＩＮに応じて、動作電流値を制御するための動作電
流制御部８１００と、動作電流制御部８１００により制
御される動作電流で自励発振動作を行なうリングオッシ
レータ回路８２００とを備える。
【０００６】動作電流制御部８１００は、電源電位Ｖｃ
ｃと接地電位ＧＮＤとの間に直列に接続されるＰチャネ
ルＭＯＳトランジスタＴＰ０１、ＮチャネルＭＯＳトラ
ンジスタＴＮ０１および抵抗体Ｒ１と、電源電位Ｖｃｃ
と接地電位ＧＮＤとの間に直列に接続されるＰチャネル
ＭＯＳトランジスタＴＰ０２およびＮチャネルＭＯＳト
ランジスタＴＮ０２とを備える。
【０００７】トランジスタＴＰ０１およびトランジスタ
ＴＰ０２のゲートは互いに接続され、さらに、トランジ
スタＴＰ０１のゲートは、トランジスタＴＰ０１のドレ
インと結合している。したがって、トランジスタＴＰ０
１とトランジスタＴＰ０２とは、カレントミラー回路と
して動作する。さらに、トランジスタＴＮ０１は、制御
電圧ＶＩＮを受ける。
【０００８】動作電流制御部８１００は、さらに、トラ
ンジスタＴＰ０１のゲートと接地電位ＧＮＤとの間に設
けられる抵抗体Ｒ０を備える。
【０００９】一方、リングオッシレータ回路８２００
は、奇数段のインバータ、たとえば、３段のインバータ
ＩＮＶ１〜ＩＮＶ３を含む。
【００１０】インバータＩＮＶ３の出力が、インバータ
ＩＮＶ１の入力に与えられ、カスケード接続されたイン
バータＩＮＶ１〜ＩＮＶ３は、自励発振動作を行なう。
【００１１】インバータＩＮＶ１は、電源電位Ｖｃｃと
接地電位ＧＮＤとの間に直列に接続されるＰチャネルＭ
ＯＳトランジスタＴＰ１１、ＰチャネルＭＯＳトランジ
スタＴＰ１２、ＮチャネルＭＯＳトランジスタＴＮ１
２、およびＮチャネルＭＯＳトランジスタＴＮ１１を備
える。トランジスタＴＰ１１のゲートは、トランジスタ
ＴＰ０１のゲート（およびトランジスタＴＰ０２のゲー
ト）と結合する配線ＬＰＶと結合している。一方、トラ
ンジスタＴＮ１１のゲートは、トランジスタＴＮ０２の
ゲートと結合する配線ＬＮＶと結合している。トランジ
スタＴＰ１２のゲートとトランジスタＴＮ１２のゲート
とは互いに結合され、その結合ノードにインバータＩＮ
Ｖ３の出力が与えられる。
【００１２】インバータＩＮＶ２は、電源電位Ｖｃｃと
接地電位ＧＮＤとの間に直列に接続されるＰチャネルＭ
ＯＳトランジスタＴＰ２１、ＰチャネルＭＯＳトランジ
スタＴＰ２２、ＮチャネルＭＯＳトランジスタＴＮ２２
およびＮチャネルＭＯＳトランジスタＴＮ２１を備え
る。トランジスタＴＩＰ２１のゲートは配線ＬＰＶと結
合する。トランジスタＴＰ２２のゲートとトランジスタ
ＴＮ２２のゲートとは互いに結合して、かつ、インバー
タＩＮＶ１の出力ノードの電位を受ける。トランジスタ
ＴＮ２１のゲートは、配線ＬＮＶと結合する。
【００１３】インバータＩＮＶ３は、電源電位Ｖｃｃと
接続電位ＧＮＤとの間に直列に結合されるＰチャネルＭ
ＯＳトランジスタＴＰ３１、ＰチャネルＭＯＳトランジ
スタＴＰ３２、ＮチャネルＭＯＳトランジスタＴＮ３
２、ＮチャネルＭＯＳトランジスタＴＮ３１とを備え
る。トランジスタＴＰ３１のゲートは配線ＬＰＶと結合
する。トランジスタＴＰ３２のゲートとトランジスタＴ
Ｎ３２のゲートは互いに結合し、かつ、インバータＩＮ
Ｖ２の出力ノードの電位を受ける。トランジスタＴＮ３
１のゲートは、配線ＬＮＶと結合する。トランジスタＴ
Ｐ３２とトランジスタＴＮ３２の結合ノードが、インバ
ータＩＮＶ３の出力ノードであり、この出力ノードは、
インバータＩＮＶ１の入力と結合する。インバータＩＮ
Ｖ３の出力ノードの電位が、ＶＣＯ出力としてＶＣＯ回
路８０００の外部に与えられる。
【００１４】図２１は、図２０に示したＶＣＯ回路８０
００の制御電圧ＶＩＮと出力クロック周波数ｆの関係
（以下、「ＶＣＯ特性」と呼ぶ）を示すグラフである。
【００１５】図２１に示した特性においては、たとえば
ＶＣＯ回路８０００は、高周波クロック出力用に設計さ
れており、その周波数特性は、図２１中において、ＣＡ
で表わされる曲線で示されている。ＶＣＯ回路８０００
の特性曲線ＣＡによれば、ＶＣＯ回路８０００は、発振
最小周波数ｆｍｉｎと発振最大周波数ｆｍａｘとの間の
任意の周波数、たとえば周波数ｆ１の周波数をＶＣＯ出
力として外部に出力する。
【００１６】しかしながら、ＶＣＯ回路８０００の構成
では、このように、ＶＣＯ出力の周波数は、決まった周
波数範囲（周波数ｆｍｉｎ〜ｆｍａｘ）しか発振周波数
として利用することができない。特に、発振最終周波数
ｆｍｉｎ以下の低周波数で発振させようとすると、ＶＣ
Ｏ回路８０００の特性が安定しないという問題点があっ
た。ここで、このように比較的低い周波数の内部クロッ
クは、ＶＣＯ回路を備えるフェーズロックドループ回路
（ＰＬＬ回路）により、内部クロック信号を生成してい
るＬＳＩにおいて、たとえば、低消費電力動作モードで
の動作のために必要となるものである。
【００１７】そこで、このようなＶＣＯ回路５０００の
最小発振周波数ｆｍｉｎ以下の周波数、たとえば周波数
ｆ２で発振する内部クロックを得ようとする場合には、
図２１において曲線ＣＢで表わされるようなＶＣＯ特性
を有する他のＶＣＯ回路を別途設ける必要がある。
【００１８】したがって、従来は、１つのＶＣＯ回路
で、図２１中の周波数ｆ１の高周波クロックと、周波数
ｆ２の低周波クロックを同時に得ることは困難であると
いう問題があった。
【００１９】このような問題点を解決するために、たと
えば、特開平７−７４５９６号公報、特開平３−２５９
６１９号公報、特開平５−１０２８０１号公報には、リ
ングオッシレータ回路の段数を可変とすることにより、
発振周波数の範囲をより広範囲に制御可能なＶＣＯ回路
が開示されている。
【００２０】しかしながら、このような構成でも、低周
波から高周波までの発振周波数領域でリングオシレータ
の発振段数を可変とするためには回路規模が比較的大き
くなってしまうという問題があった。
【００２１】本発明は、上記のような問題点を解決する
ためになされたものであった。その目的は、回路規模を
抑制しつつ、制御しやすいＶＣＯ特性を有して、高い周
波数の内部クロックと低い周波数の内部クロックを発生
することが可能な電圧制御型発振回路を提供することで
ある。
【００２２】この発明の他の目的は、１つのＶＣＯ回路
で、高速動作用の高周波数クロックと、低消費電力動作
のための低周波クロックを出力可能な電圧制御型発振回
路を提供することである。
【００２３】
【課題を解決するための手段】請求項１記載の電圧制御
型発振回路は、動作電流制御信号のレベルに応じた周波
数で発振する自励発振手段を備え、自励発振手段は、相
互に直列に接続され、かつ各々が電界効果型トランジス
タをスイッチング素子として有して動作電流制御信号に
応じた電流で動作する複数段の反転回路を含み、電圧制
御型発振回路の外部からの制御電圧に応じて、動作電流
制御信号を生成する動作電流制御手段をさらに備え、動
作電流制御手段は、第１の電源ノードから第２の電源ノ
ードへと流れる定電流を生成し、定電流の値に応じた動
作電流制御信号を出力するカレントミラー回路と、制御
電圧に応じて、カレントミラー回路の生成する定電流の
値を制御し、かつ、電圧制御型発振回路の外部からの指
示信号に応じて、制御電圧の変化に対して定電流値が変
化する範囲を変更するカレントミラー制御手段とを含
む。
【００２４】請求項２記載の電圧制御型発振回路は、請
求項１記載の電圧制御型発振回路の構成に加えて、カレ
ントミラー回路は、第１の電源ノードとソースが結合
し、ゲートとドレインが相互に結合する第１の電界効果
型トランジスタと、第１の電源ノードとソースが結合
し、ゲートが第１の電界効果型トランジスタのゲートに
結合する第２の電界効果型トランジスタとを含み、カレ
ントミラー制御手段は、第１の電界効果型トランジスタ
のドレインから第２の電源ノードへ向かう電流値を制御
電圧に応じて制御する制御電圧入力手段と、制御電圧入
力手段と第２の電源ノードとの間に設けられ、指示信号
に応じて可変な抵抗値を有する第１の抵抗手段と、第１
の電界効果型トランジスタのゲートと第２の電源ノード
との間に設けられる第２の抵抗手段とを含む。
【００２５】請求項３記載の電圧制御型発振回路は、請
求項２記載の電圧制御型発振回路の構成に加えて、指示
信号は、複数のスイッチ制御信号を有し、第１の抵抗手
段は、制御電圧入力手段と第２の電源ノードとの間の複
数の導通経路上にそれぞれ設けられる複数の抵抗体と、
複数の導通経路上にそれぞれ設けられ、複数のスイッチ
制御信号にそれぞれ制御される複数のスイッチ手段とを
含む。
【００２６】請求項４記載の電圧制御型発振回路は、請
求項２記載の電圧制御型発振回路の構成に加えて、指示
信号は、複数のスイッチ制御信号を有し、第１の抵抗手
段は、制御電圧入力手段と第２の電源ノードとの間の導
通経路上に直列に設けられる複数の抵抗体と、複数の抵
抗体が互いに接続する複数の接続ノードと第２の電源ノ
ードとの間にそれぞれ設けられ、複数のスイッチ制御信
号にそれぞれ制御される複数のスイッチ手段とを含む。
【００２７】請求項５記載の電圧制御型発振回路は、請
求項１記載の電圧制御型発振回路の構成に加えて、カレ
ントミラー回路は、第１の電源ノードとソースが結合
し、ゲートとドレインが相互に結合する第１の電界効果
型トランジスタと、第１の電源ノードとソースが結合
し、ゲートが第１の電界効果型トランジスタのゲートに
結合する第２の電界効果型トランジスタとを含み、カレ
ントミラー制御手段は、第１の電界効果型トランジスタ
のドレインから第２の電源ノードへ向かう電流値を制御
電圧に応じて制御し、指示信号に応じて可変な電流駆動
能力を有するする制御電圧入力手段と、制御電圧入力手
段と第２の電源ノードとの間に設けられる第１の抵抗手
段と、第１の電界効果型トランジスタのゲートと第２の
電源ノードとの間に設けられる第２の抵抗手段とを含
む。
【００２８】請求項６記載の電圧制御型発振回路は、請
求項５記載の電圧制御型発振回路の構成に加えて、指示
信号は、複数のスイッチ制御信号を有し、制御電圧入力
手段は、第１の電界効果型トランジスタのドレインと第
１の抵抗手段との間の複数の導通経路上にそれぞれ設け
られ、各々のゲートが制御電圧を受ける複数の電界効果
型制御トランジスタと、複数の導通経路上にそれぞれ設
けられ、複数のスイッチ制御信号にそれぞれ制御される
複数のスイッチ手段とを含む。
【００２９】請求項７記載の電圧制御型発振回路は、請
求項５記載の電圧制御型発振回路の構成に加えて、指示
信号は、複数のスイッチ制御信号を有し、制御電圧入力
手段は、第１の電界効果型トランジスタのドレインと第
１の抵抗手段との間の導通経路上に直列に設けられ、各
々のゲートが制御電圧を受ける複数の電界効果型制御ト
ランジスタと、複数の電界効果型制御トランジスタが互
いに接続する複数の接続ノードと第１の抵抗手段との間
にそれぞれ設けられ、複数のスイッチ制御信号にそれぞ
れ制御される複数のスイッチ手段とを含む。
【００３０】請求項８記載の電圧制御型発振回路は、請
求項１記載の電圧制御型発振回路の構成に加えて、カレ
ントミラー回路は、第１の電源ノードとソースが結合
し、ゲートとドレインが相互に結合する第１の電界効果
型トランジスタと、第１の電源ノードとソースが結合
し、ゲートが第１の電界効果型トランジスタのゲートに
結合する第２の電界効果型トランジスタとを含み、カレ
ントミラー制御手段は、第１の電界効果型トランジスタ
のドレインから第２の電源ノードへ向かう電流値を制御
電圧に応じて制御する制御電圧入力手段と、制御電圧入
力手段と第２の電源ノードとの間に設けられ、指示信号
に応じて可変な抵抗値を有する第１の抵抗手段と、第１
の電界効果型トランジスタのゲートと第２の電源ノード
との間に設けられ、指示信号に応じて可変な抵抗値を有
する第２の抵抗手段とを含む。
【００３１】請求項９記載の電圧制御型発振回路は、請
求項８記載の電圧制御型発振回路の構成に加えて、指示
信号は、複数のスイッチ制御信号を有し、第１の抵抗手
段は、制御電圧入力手段と第２の電源ノードとの間の複
数の導通経路上にそれぞれ設けられる複数の抵抗体と、
複数の導通経路上にそれぞれ設けられ、複数のスイッチ
制御信号にそれぞれ制御される複数のスイッチ手段とを
含む。
【００３２】請求項１０記載の電圧制御型発振回路は、
請求項８記載の電圧制御型発振回路の構成に加えて、指
示信号は、複数のスイッチ制御信号を有し、第１の抵抗
手段は、制御電圧入力手段と第２の電源ノードとの間の
導通経路上に直列に設けられる複数の抵抗体と、複数の
抵抗体が互いに接続する複数の接続ノードと第２の電源
ノードとの間にそれぞれ設けられ、複数のスイッチ制御
信号にそれぞれ制御される複数のスイッチ手段とを含
む。
【００３３】請求項１１記載の電圧制御型発振回路は、
請求項８記載の電圧制御型発振回路の構成に加えて、指
示信号は、複数のスイッチ制御信号を有し、第２の抵抗
手段は、第１の電界効果型トランジスタのゲートと第２
の電源ノードとの間の複数の導通経路上にそれぞれ設け
られる複数の抵抗体と、複数の導通経路上にそれぞれ設
けられ、複数のスイッチ制御信号にそれぞれ制御される
複数のスイッチ手段とを含む。
【００３４】請求項１２記載の電圧制御型発振回路は、
請求項８記載の電圧制御型発振回路の構成に加えて、指
示信号は、複数のスイッチ制御信号を有し、第２の抵抗
手段は、第１の電界効果型トランジスタのゲートと第２
の電源ノードとの間の導通経路上に直列に設けられる複
数の抵抗体と、複数の抵抗体が互いに接続する複数の接
続ノードと第２の電源ノードとの間にそれぞれ設けら
れ、複数のスイッチ制御信号にそれぞれ制御される複数
のスイッチ手段とを含む。
【００３５】請求項１３記載の電圧制御型発振回路は、
請求項１記載の電圧制御型発振回路の構成に加えて、自
励発振手段は、指示信号に応じて、複数の反転回路のう
ち発振動作に関わる反転回路の個数を可変とする段数変
更手段を含み、カレントミラー回路は、第１の電源ノー
ドとソースが結合し、ゲートとドレインが相互に結合す
る第１の電界効果型トランジスタと、第１の電源ノード
とソースが結合し、ゲートが第１の電界効果型トランジ
スタのゲートに結合する第２の電界効果型トランジスタ
とを含み、カレントミラー制御手段は、第１の電界効果
型トランジスタのドレインから第２の電源ノードへ向か
う電流値を制御電圧に応じて制御する制御電圧入力手段
と、制御電圧入力手段と第２の電源ノードとの間に設け
られる第１の抵抗手段と、第１の電界効果型トランジス
タのゲートと第２の電源ノードとの間に設けられ、指示
信号に応じて可変な抵抗値を有する第２の抵抗手段とを
含む。
【００３６】請求項１４記載の電圧制御型発振回路は、
請求項１３記載の電圧制御型発振回路の構成に加えて、
指示信号は、複数のスイッチ制御信号を有し、第２の抵
抗手段は、第１の電界効果型トランジスタのゲートと第
２の電源ノードとの間の複数の導通経路上にそれぞれ設
けられる複数の抵抗体と、複数の導通経路上にそれぞれ
設けられ、複数のスイッチ制御信号にそれぞれ制御され
る複数のスイッチ手段とを含む。
【００３７】請求項１５記載の電圧制御型発振回路は、
請求項１３記載の電圧制御型発振回路の構成に加えて、
指示信号は、複数のスイッチ制御信号を有し、第２の抵
抗手段は、第１の電界効果型トランジスタのゲートと第
２の電源ノードとの間の導通経路上に直列に設けられる
複数の抵抗体と、複数の抵抗体が互いに接続する複数の
接続ノードと第２の電源ノードとの間にそれぞれ設けら
れ、複数のスイッチ制御信号にそれぞれ制御される複数
のスイッチ手段とを含む。
【００３８】請求項１６記載の電圧制御型発振回路は、
請求項１記載の電圧制御型発振回路の構成に加えて、カ
レントミラー回路は、第１の電源ノードとソースが結合
し、ゲートとドレインが相互に結合する第１の電界効果
型トランジスタと、第１の電源ノードとソースが結合
し、ゲートが第１の電界効果型トランジスタのゲートに
結合する第２の電界効果型トランジスタとを含み、カレ
ントミラー制御手段は、第１の電界効果型トランジスタ
のドレインから第２の電源ノードへ向かう電流値を制御
電圧に応じて制御し、指示信号に応じて可変な電流駆動
能力を有するする制御電圧入力手段と、制御電圧入力手
段と第２の電源ノードとの間に設けられる第１の抵抗手
段と、第１の電界効果型トランジスタのゲートと第２の
電源ノードとの間に設けられ、指示信号に応じて可変な
抵抗値を有する第２の抵抗手段とを含む。
【００３９】請求項１７記載の電圧制御型発振回路は、
請求項１６記載の電圧制御型発振回路の構成に加えて、
指示信号は、複数のスイッチ制御信号を有し、制御電圧
入力手段は、第１の電界効果型トランジスタのドレイン
と第１の抵抗手段との間の複数の導通経路上にそれぞれ
設けられ、各々のゲートが制御電圧を受ける複数の電界
効果型制御トランジスタと、複数の導通経路上にそれぞ
れ設けられ、複数のスイッチ制御信号にそれぞれ制御さ
れる複数のスイッチ手段とを含む。
【００４０】請求項１８記載の電圧制御型発振回路は、
請求項１６記載の電圧制御型発振回路の構成に加えて、
指示信号は、複数のスイッチ制御信号を有し、制御電圧
入力手段は、第１の電界効果型トランジスタのドレイン
と第１の抵抗手段との間の導通経路上に直列に設けら
れ、各々のゲートが制御電圧を受ける複数の電界効果型
制御トランジスタと、複数の電界効果型制御トランジス
タが互いに接続する複数の接続ノードと第１の抵抗手段
との間にそれぞれ設けられ、複数のスイッチ制御信号に
それぞれ制御される複数のスイッチ手段とを含む。
【００４１】請求項１９記載の電圧制御型発振回路は、
請求項１６記載の電圧制御型発振回路の構成に加えて、
指示信号は、複数のスイッチ制御信号を有し、第２の抵
抗手段は、第１の電界効果型トランジスタのゲートと第
２の電源ノードとの間の複数の導通経路上にそれぞれ設
けられる複数の抵抗体と、複数の導通経路上にそれぞれ
設けられ、複数のスイッチ制御信号にそれぞれ制御され
る複数のスイッチ手段とを含む。
【００４２】請求項２０記載の電圧制御型発振回路は、
請求項１６記載の電圧制御型発振回路の構成に加えて、
指示信号は、複数のスイッチ制御信号を有し、第２の抵
抗手段は、第１の電界効果型トランジスタのゲートと第
２の電源ノードとの間の導通経路上に直列に設けられる
複数の抵抗体と、複数の抵抗体が互いに接続する複数の
接続ノードと第２の電源ノードとの間にそれぞれ設けら
れ、複数のスイッチ制御信号にそれぞれ制御される複数
のスイッチ手段とを含む。
【００４３】請求項２１記載の電圧制御型発振回路は、
請求項１〜２０いずれか１項に記載の電圧制御型発振回
路の構成に加えて、外部からの指示に応じて指示信号の
レベルを保持するためのレジスタをさらに備える。
【００４４】請求項２２記載の電圧制御型発振回路は、
請求項１〜２０いずれか１項に記載の電圧制御型発振回
路の構成に加えて、指示信号を外部から受けるための外
部端子をさらに備える。
【００４５】請求項２３記載の電圧制御型発振回路は、
請求項１〜２０いずれか１項に記載の電圧制御型発振回
路の構成に加えて、指示信号のレベルを設定するするた
めのヒューズプログラム回路をさらに備える。
【００４６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。 ［実施の形態１］図１は、内部クロック発生回路１００
を搭載する半導体集積回路装置１の構成を説明するため
の概略ブロック図である。
【００４７】図１を参照して、半導体集積回路装置１
は、所定の演算処理等を行う内部回路４に対して半導体
集積回路装置１の外部から制御信号を与えるための制御
信号入力端子２と、内部回路４と半導体集積回路装置１
の外部との間でデータの授受を行うためのデータ入出力
端子３と、内部クロック発生回路１００とを備える。後
に説明するように、内部回路４は、内部クロック発生回
路１００から出力される内部クロック信号ｉｎｔ．ＣＬ
Ｋの発振周波数を制御するための制御信号を内部クロッ
ク発生回路１００に対して出力する。
【００４８】内部クロック発生回路１００は、外部クロ
ック信号ｅｘｔ．ＣＬＫを受けるクロックバッファ１０
２と、内部クロック信号ｉｎｔ．ＣＬＫとクロックバッ
ファ１０２からの出力とを受けて両者の位相を比較し、
内部クロック信号ｉｎｔ．ＣＬＫの周波数が、クロック
バッファ１０２からの信号の周波数と比較して高いかあ
るいは低いかに応じて信号ＤＯＷＮまたは信号／ＵＰの
いずれかを活性状態とするための位相比較器１０４とを
備える。内部クロック発生回路１００は、さらに、位相
比較器１０４からの信号／ＵＰおよび信号ＤＯＷＮを受
けて、チャージポンプ動作を行なうチャージポンプ回路
１０６と、チャージポンプ回路１０６の出力を、制御電
圧ＶＩＮに変換するためのループフィルタ１０８とを備
える。
【００４９】ＶＣＯ回路１０００は、ループフィルタ１
０８からの制御電圧ＶＩＮに応じた周波数で発振する。
クロックバッファ１１０は、ＶＣＯ回路１０００からの
出力を受けて、バッファ処理した結果を内部クロック信
号ｉｎｔ．ＣＬＫとして出力する。
【００５０】図２は、図１に示したＶＣＯ回路１０００
の構成を説明するための回路図である。
【００５１】図２を参照して、ＶＣＯ回路１０００は、
動作電流制御部１１００と、リングオッシレータ回路１
２００とを備える。
【００５２】リングオッシレータ回路１２００の構成
は、図２０に示したリングオッシレータ回路８２００の
構成と同様であるので、同一部分には同一符号を付して
その説明は繰返さない。
【００５３】一方、動作電流制御部１１００は、電源電
位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続される、
ＰチャネルＭＯＳトランジスタＴＰ０１と制御電圧ＶＩ
Ｎを受ける制御電圧入力部１１１０と第１のカレントミ
ラー抵抗部１１２０とを備える。
【００５４】動作電流制御部１１００は、さらに、電源
電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続され
る、ＰチャネルＭＯＳトランジスタＴＰ０２とＮチャネ
ルＭＯＳトランジスタＴＮ０２とを備える。トランジス
タＴＰ０１のゲートとトランジスタＴＰ０２のゲートと
は互いに接続され、かつ、トランジスタＴＰ０１のゲー
トは、トランジスタＴＰ０１のドレインと結合する。し
たがって、動作電流制御部１１００においても、トラン
ジスタＴＰ０１とトランジスタＴＰ０２とは、対となっ
てカレントミラー回路を構成する。
【００５５】動作電流制御部１１００は、さらに、トラ
ンジスタＴＰ０１のゲートと接地電位ＧＮＤとの間に設
けられる第２のカレントミラー抵抗部１１３０を備え
る。
【００５６】図３は、図２に示したＶＣＯ回路１０００
の１つの構成例をさらに詳しく説明するための回路図で
ある。
【００５７】図３においては、制御電圧入力部１１１０
は、第１のカレントミラー抵抗部１１２０とトランジス
タＴＰ０１のドレインとの間に設けられるＮチャネルＭ
ＯＳトランジスタＴＮ０１を含む。トランジスタＴＮ０
１のゲートは制御電圧ＶＩＮを受ける。
【００５８】一方、第１のカレントミラー抵抗部１１２
０は、トランジスタＴＮ０１のソースと接地電位ＧＮＤ
との間に直列に接続される抵抗体Ｒ１１およびＮチャネ
ルＭＯＳトランジスタＴＮ１０１を含む。第１のカレン
トミラー抵抗部１１２０はさらに、トランジスタＴＮ０
１のソースと接地電位ＧＮＤとの間に直列に接続される
抵抗体Ｒ１２とＮチャネルＭＯＳトランジスタＴＮ１０
２とを含む。
【００５９】トランジスタＴＮ１０１のゲートは制御信
号ＳＥＬ１１を受け、トランジスタＴＮ１０２のゲート
は、制御信号ＳＥＬ１２を受ける。上述のとおり、制御
信号ＳＥＬ１１および制御信号ＳＥＬ１２は、特に限定
されないが、たとえば、半導体集積回路装置１の外部か
らの指示に基づいて、内部回路４から内部クロック発生
回路１００へ与えられるものとする。
【００６０】さらに、第２のカレントミラー抵抗部１１
３０は、トランジスタＴＰ０１のゲートと接地電位ＧＮ
Ｄとの間に設けられる抵抗体Ｒ０を含む。
【００６１】したがって、図３に示した制御電圧入力部
１１１０および第１のカレントミラー抵抗部１１２０を
備えるＶＣＯ回路１０００の構成においては、制御信号
ＳＥＬ１１および制御信号ＳＥＬ１２のレベルに応じ
て、トランジスタＴＮ０１のソースから接地電位ＧＮＤ
へ向かう電流を流す抵抗を、抵抗体Ｒ１１または抵抗体
Ｒ１２に切換え可能な構成となっている。
【００６２】ここで、たとえば、抵抗体Ｒ１１の抵抗値
は、抵抗体Ｒ１２の抵抗値よりも小さいものとする。
【００６３】図４は、図３に示したＶＣＯ回路１０００
のＶＣＯ特性を示すグラフである。選択信号ＳＥＬ１１
が活性状態であり、選択信号ＳＥＬ１２が不活性状態で
あって、トランジスタＴＮ０１のソースが、抵抗体Ｒ１
１を介して接地電位ＧＮＤに接続されている場合には、
トランジスタＴＰ０１およびＴＰ０２で構成されるカレ
ントミラー回路を流れる電流値が大きくなる。このた
め、ＶＣＯ回路１０００のＶＣＯ特性は、図４中の曲線
ＣＡのようになり、より高周波の内部クロックを生成す
るのに適した特性となる。
【００６４】一方、制御信号ＳＥＬ１１が不活性状態で
あり、制御信号ＳＥＬ１２が活性状態であって、トラン
ジスタＴＮ０１のソースが、抵抗体Ｒ１２を介して接地
電位ＧＮＤと結合しているときは、トランジスタＴＰ０
１およびＴＰ０２で構成されるカレントミラー回路を流
れる電流値が小さくなる。このため、ＶＣＯ回路１００
０のＶＣＯ特性は、図４中の曲線ＣＢのようになる。こ
の場合は、より低い発振周波数の内部クロックを生成す
るのに適した特性となる。
【００６５】以上のような構成とすることにで、周波数
の高い内部クロックを発生する場合も、周波数が低い内
部クロックを発生する場合にも、１つのＶＣＯ回路１０
００を用いることで、安定な内部クロックを生成するこ
とが可能となる。
【００６６】この結果、たとえば、ＶＣＯ回路１０００
が搭載される半導体集積回路装置１が低消費電力モード
で動作している場合などにおいても、半導体集積回路装
置１の安定な動作が実現されることになる。
【００６７】［実施の形態２］図５は、本発明の実施の
形態２のＶＣＯ回路２０００の構成を説明するための回
路図である。
【００６８】すなわち、ＶＣＯ回路２０００は、図２お
よび図３で説明したＶＣＯ回路１０００の代わりに用い
ることが可能なものである。
【００６９】ここで、ＶＣＯ回路２０００は、図３に示
したＶＣＯ回路１０００の構成と以下の点で異なる。
【００７０】すなわち、ＶＣＯ回路２０００において
は、図３に示したＶＣＯ回路１０００の構成中の第１の
カレントミラー抵抗部１１２０の代わりに、第１のカレ
ントミラー抵抗部２１２０が設けられる構成となってい
る。
【００７１】その他の点は、図３で説明したＶＣＯ回路
１０００の構成と同様であるので、同一部分には同一符
号を付してその説明は繰返さない。
【００７２】図５を参照して、第１のカレントミラー抵
抗部２１２０は、トランジスタＴＮ０１のソースと接地
電位ＧＮＤとの間に直列に接続される抵抗体Ｒ２１およ
びＲ２２と、抵抗体Ｒ２１および抵抗体Ｒ２２の接続ノ
ードと接地電位ＧＮＤとの間に接続されるＮチャネルＭ
ＯＳトランジスタＴＮ２０１とを含む。トランジスタＴ
Ｎ２０１のゲートは、制御信号ＳＥＬ１１を受ける。
【００７３】すなわち、図５に示したＶＣＯ回路２００
０の構成においては、選択信号ＳＥＬ１１が活性状態で
あって、トランジスタＴＮ２０１が導通状態となってい
るときには、信号ＳＥＬ１１が不活性状態である場合に
比べて、より小さな抵抗を介して、トランジスタＴＮ０
１のソースが接地電位ＧＮＤと結合することになる。
【００７４】したがって、この場合も制御信号ＳＥＬ１
１が活性状態においては、図４に示した曲線ＣＡのよう
なＶＣＯ特性となる。一方、制御信号ＳＥＬ１１が不活
性状態においては、図４の曲線ＣＢのようなＶＣＯ特性
となる。
【００７５】したがって、図５のような構成でも、実施
の形態１のＶＣＯ回路１０００と同様の効果を奏するこ
とになる。
【００７６】［実施の形態３］図６は、本発明の実施の
形態３のＶＣＯ回路３０００の構成を説明するための回
路図である。
【００７７】ＶＣＯ回路３０００も、ＶＣＯ回路１００
０の代わりに用いることが可能なものである。
【００７８】ＶＣＯ回路３０００の構成が、図２および
図３で説明したＶＣＯ回路１０００の構成と異なる点
は、以下のとおりである。
【００７９】まず、制御信号入力部１１１０の代わり
に、制御信号入力部３１１０が設けられている。
【００８０】一方で、第１のカレントミラー抵抗部１１
２０の代わりに設けられる第１のカレントミラー抵抗部
３１２０は、制御信号入力部３１１０と接地電位ＧＮＤ
との間に設けられる抵抗体Ｒ１を含む。
【００８１】図６を参照して、制御電圧入力部３１１０
は、トランジスタＴＰ０１のドレインと抵抗体Ｒ１との
間に直列に接続されるＮチャネルＭＯＳトランジスタＴ
Ｎ３０１およびＮチャネルＭＯＳトランジスタＴＮ３０
２を含む。制御電圧入力部３１１０は、さらに、トラン
ジスタＴＰ０１のドレインと抵抗体Ｒ１との間に直列に
接続されるＮチャネルＭＯＳトランジスタＴＮ３０３お
よびＮチャネルＭＯＳトランジスタＴＮ３０４を含む。
トランジスタＴＮ３０１は制御信号ＳＥＬ１１を受け、
トランジスタＴＮ３０３のゲートは、制御信号ＳＥＬ１
２を受ける。一方、トランジスタＴＮ３０２のゲートお
よびトランジスタＴＮ３０４のゲートは、制御電圧ＶＩ
Ｎを受ける。
【００８２】ここで、たとえば、駆動可能な電流値（電
流駆動能力）に対応するトランジスタサイズは、トラン
ジスタＴＮ３０４の方が、トランジスタＴＮ３０２より
も大きいものとする。
【００８３】したがって、制御信号ＳＥＬ１１が活性状
態であり、制御信号ＳＥＬ１２が不活性状態である場合
は、トランジスタＴＮ３０２に入力する制御電圧ＶＩＮ
に応じて、トランジスタＴＰ０１から抵抗体Ｒ１に電流
が流れる。この場合は、トランジスタＴＮ３０２の電流
駆動能力が小さいために、トランジスタＴＰ０１を流れ
る電流値は相対的に小さくなる。このため、ＶＣＯ回路
３０００のＶＣＯ特性は、図４中の曲線ＣＢのようにな
る。
【００８４】一方、制御信号ＳＥＬ１２が活性状態であ
って、制御信号ＳＥＬ１が不活性状態であり、トランジ
スタＴＮ３０４に与えられる制御信号ＶＩＮのレベルに
応じて、トランジスタＴＰ０１を流れる電流値が制御さ
れる場合は、トランジスタＴＰ０１に比較的大きな電流
が流れる。このため、ＶＣＯ回路３０００のＶＣＯ特性
は、図４の曲線ＣＡのようになる。
【００８５】したがって、図６に示したＶＣＯ回路３０
００の構成によっても、実施の形態１と同様の効果が奏
される。
【００８６】［実施の形態４］図７は、本発明の実施の
形態４のＶＣＯ回路４０００の構成を説明するための回
路図である。
【００８７】図７に示したＶＣＯ回路４０００も、図２
および図３で説明した実施の形態１のＶＣＯ回路１００
０の代わりに用いることが可能なものである。
【００８８】図７に示したＶＣＯ回路４０００の構成
が、図６に示した実施の形態３のＶＣＯ回路３０００の
構成と異なる点は、制御電圧入力部３１１０の代わり
に、制御電圧入力部４１１０が設けられる構成となって
いる点である。
【００８９】ＶＣＯ回路４０００のその他の構成は、Ｖ
ＣＯ回路３０００の構成と同様であるので、同一部分に
は同一符号を付してその説明は繰返さない。
【００９０】図７を参照して、制御電圧入力部４１１０
は、トランジスタＴＰ０１のドレインと抵抗体Ｒ１との
間に直列に設けられるＮチャネルＭＯＳトランジスタＴ
Ｎ４０１およびＮチャネルＭＯＳトランジスタＴＮ４０
２を含む。トランジスタＴＮ４０１のゲートおよびトラ
ンジスタＴＮ４０２のゲートは、ともに、制御電圧ＶＩ
Ｎを受ける。
【００９１】制御電圧入力部４１１０は、さらに、トラ
ンジスタＴＮ４０１およびＴＮ４０２の接続ノードと、
抵抗体Ｒ１との間に設けられるＮチャネルＭＯＳトラン
ジスタＴＮ４０３を含む。トランジスタＴＮ４０３のゲ
ートは、制御信号ＳＥＬ１１を受ける。
【００９２】したがって、制御信号ＳＥＬ１１が不活性
状態であるときには、トランジスタＴＮ４０３は遮断状
態となり、トランジスタＴＰ０１のドレインは、トラン
ジスタＴＮ４０１およびトランジスタＴＮ４０２を介し
て抵抗Ｒ１と結合することになる。
【００９３】したがって、トランジスタＴＰ０１を流れ
る電流値は比較的小さな値となり、その結果、ＶＣＯ回
路４０００のＶＣＯ特性は、図４中の曲線ＣＢのように
なる。
【００９４】一方、制御信号ＳＥＬが活性状態であっ
て、トランジスタＴＮ４０３が導通状態に固定されてい
るときは、トランジスタＴＰ０１を流れる電流値は、制
御信号ＶＩＮを受けるトランジスタＴＮ４０１のチャネ
ルコンダクタンスの変化によって制御される。このた
め、トランジスタＴＰ０１を流れる電流値は比較的大き
なものとなり、ＶＣＯ回路４０００のＶＣＯ特性は、図
４中の曲線ＣＡのようになる。
【００９５】したがって、制御信号ＳＥＬ１１のレベル
を制御することにより、ＶＣＯ回路４０００において
も、実施の形態１のＶＣＯ回路１０００と同様の効果が
奏される。
【００９６】［実施の形態５］図８は、本発明の実施の
形態５のＶＣＯ回路５０００の構成を説明するための回
路図である。
【００９７】図８に示したＶＣＯ回路５０００の構成
が、図３に示した実施の形態１のＶＣＯ回路１０００の
構成と異なる点は、第２のカレントミラー抵抗部１１３
０の代わりに、第２のカレントミラー抵抗部５１３０が
設けられる構成となっている点である。
【００９８】ＶＣＯ回路５０００のその他の構成は、図
３に示したＶＣＯ回路１０００の構成と同様であるの
で、同一部分には同一符号を付してその説明は繰返さな
い。
【００９９】図８を参照して、第２のカレントミラー抵
抗部５１３０は、トランジスタＴＰ０１のゲートと接地
電位との間に直列に接続される抵抗体Ｒ５１およびＮチ
ャネルＭＯＳトランジスタＴＮ５０１を含む。トランジ
スタＴＮ５０１のゲートは、制御制御ＳＥＬ１１を受け
る。
【０１００】第２のカレントミラー抵抗部５１３０は、
さらに、トランジスタＴＰ０１のゲートと接地電位ＧＮ
Ｄとの間に直列に接続される抵抗体Ｒ５２とＮチャネル
ＭＯＳトランジスタＴＮ５０２とを含む。トランジスタ
ＴＮ５０２のゲートが、選択信号ＳＥＬ１２を受ける。
【０１０１】ここで、実施の形態１のＶＣＯ回路１００
０の構成と同様に、第１のカレントミラー抵抗部１１２
０中の抵抗体Ｒ１１の抵抗値は、抵抗体Ｒ１２の抵抗値
よりも小さいものとし、かつ第２のカレントミラー抵抗
部５１３０中の抵抗体Ｒ５１の抵抗値は、抵抗体Ｒ５２
の抵抗値よりも小さいものとする。
【０１０２】図９は、このような図８に示したＶＣＯ回
路５０００のＶＣＯ特性を説明するためのグラフであ
る。
【０１０３】たとえば、制御信号ＳＥＬ１１が活性状態
であって、制御信号ＳＥＬ１２が不活性状態である場合
は、トランジスタＴＮ０１のソースは、より小さい抵抗
値を有する抵抗体Ｒ１１を介して接地に接続することに
なる。一方、トランジスタＴＰ０１のゲートも、より小
さな抵抗値を有する抵抗体Ｒ５１を介して接地電位ＧＮ
Ｄと結合することになる。
【０１０４】このため、制御電圧ＶＩＮの大きな領域、
つまりトランジスタＴＮ０１のチャネルコンダクタンス
の大きな領域で、ＶＣＯ回路５０００の発振周波数は、
相対的に大きな値となる。一方、制御電圧ＶＩＮの小さ
な領域、つまりトランジスタＴＮ０１のチャネルコンダ
クタンスの小さな領域では、トランジスタＴＰ０１およ
びＴＰ０２から成るカレントミラー回路を流れる電流値
に対する第１のカレントミラー抵抗部１１２０の寄与
は、第２のカレントミラー抵抗部５１３０の寄与よりも
相対的に小さくなる。この結果、制御電圧ＶＩＮの小さ
な領域では、上記カレントミラー回路を流れる電流値
は、抵抗体Ｒ５１の抵抗値で規定される。このため、こ
の領域で、ＶＣＯ回路５０００の発振周波数は、抵抗体
Ｒ５２が選択されている場合よりも高い値となる。この
結果、ＶＣＯ回路５０００のＶＣＯ特性は、図９中の曲
線ＣＡのようになる。
【０１０５】一方、制御信号ＳＥＬ１１が不活性状態で
あり、制御信号ＳＥＬ１２が活性状態であるときには、
トランジスタＴＮ０１のソースは、より高い抵抗値を有
する抵抗体Ｒ１２を介して接地電位ＧＮＤと結合し、ト
ランジスタＴＰ０１のゲートも、より高い抵抗値を有す
る抵抗体Ｒ５２を介して、接地電位ＧＮＤと結合するこ
とになる。
【０１０６】したがって、カレントミラー回路を構成す
るトランジスタＴＰ０１を流れる電流値は相対的に小さ
な値となる。この結果、ＶＣＯ回路６０００のＶＣＯ特
性は図９中の曲線ＣＢのようになる。
【０１０７】図４に示したＶＣＯ特性と比べると、曲線
ＣＡおよび曲線ＣＢの双方の傾きをより小さくして、図
４の場合と同様の周波数領域で動作させることが可能と
なる。このため、図９に示すような特性を示すＶＣＯ回
路５０００の方がよりジッタ特性が改善される。つま
り、ＶＣＯ回路５０００は、周波数制御範囲が切換え可
能であり、かつジッタ特性がよい発振特性を有すること
になる。
【０１０８】［実施の形態５の変形例］図８に示した実
施の形態５のＶＣＯ回路５０００の構成において、第１
のカレントミラー抵抗部１１２０と第２のカレントミラ
ー抵抗部５１３０との構成を、他の構成に変更すること
も可能である。
【０１０９】図１０は、このように、第１および第２の
カレントミラー回路１１２０および５１３０を変更し
た、実施の形態５の変形例のＶＣＯ回路５００２の構成
を示す回路図である。
【０１１０】図１０を参照して、第１のカレントミラー
抵抗部１１２０の代わりに設けられる第１のカレントミ
ラー回路５１２２には、トランジスタＴＮ０１のソース
と接地電位との間に直列に接続された抵抗体Ｒ５１とＲ
５２とが設けられ、抵抗体Ｒ５２と並列に、制御信号Ｓ
ＥＬ１１により導通状態とされるＮチャネルＭＯＳトラ
ンジスタＴＮ５０３が設けられている。
【０１１１】同様に、第２のカレントミラー抵抗部５１
３０の代わりに設けられる第２のカレントミラー回路５
１３２には、トランジスタＴＰ０１のゲートと接地電位
との間に直列に接続された抵抗体Ｒ５３とＲ５４とが設
けられ、抵抗体Ｒ５４と並列に、制御信号ＳＥＬ１１に
より導通状態とされるＮチャネルＭＯＳトランジスタＴ
Ｎ５０４が設けられている。
【０１１２】第１のカレントミラー回路５１２２および
第２のカレントミラー回路５１３２として、図１０に示
したような可変抵抗を用いることでも、図８に示した実
施の形態５のＶＣＯ回路５０００と同様の効果を奏す
る。
【０１１３】なお、図１０においては、図８に示した第
１のカレントミラー抵抗部１１２０と第２のカレントミ
ラー抵抗部５１３０の双方を、第１のカレントミラー抵
抗部５１２２と第２のカレントミラー抵抗部５１３２に
置換えているが、たとえば、第１のカレントミラー抵抗
部１１２０または第２のカレントミラー抵抗部５１３０
の一方を、第１のカレントミラー抵抗部５１２２または
第２のカレントミラー抵抗部５１３２に置換えてもよ
い。
【０１１４】［実施の形態６］図１１は、本発明の実施
の形態６のＶＣＯ回路６０００の構成を説明するための
回路図である。
【０１１５】実施の形態６のＶＣＯ回路６０００の構成
が図３に示した実施の形態１のＶＣＯ回路１０００の構
成と異なる点は以下のとおりである。
【０１１６】まず、第１のカレントミラー抵抗部１１２
０の代わりに、第１のカレントミラー抵抗部６１２０が
設けられる。第１のカレントミラー抵抗部６１２０は、
トランジスタＴＮ０１のソースと接地電位ＧＮＤとの間
に接続される抵抗体Ｒ１を含む。
【０１１７】さらに、第２のカレントミラー抵抗部１１
３０の代わりに、ＶＣＯ回路６０００には、第２のカレ
ントミラー抵抗部６１３０が設けられる。第２のカレン
トミラー抵抗部６１３０は、トランジスタＴＰ０１のゲ
ートと接地電位との間に直列に接続される抵抗体Ｒ６１
およびＮチャネルＭＯＳトランジスタＴＮ６０１を含
む。トランジスタＴＮ６０１のゲートが制御信号ＳＥＬ
１１を受ける。第２のカレントミラー抵抗部６１３０
は、さらに、トランジスタＴＰ０１のゲートと接地電位
ＧＮＤとの間に直列に接続される抵抗体Ｒ６２とＮチャ
ネルＭＯＳトランジスタＴＮ６０２とを含む。トランジ
スタＴＮ６０２のゲートは制御信号ＳＥＬ１２を受け
る。
【０１１８】さらに、ＶＣＯ回路６０００においては、
リングオッシレータ回路１２００の代わりにリングオッ
シレータ回路６２００が設けられる。リングオッシレー
タ回路６２００の構成が、実施の形態１のリングオッシ
レータ回路１２００の構成と異なる点は、インバータＩ
ＮＶ２の出力とインバータＩＮＶ３の入力との間に、選
択回路６２１０が設けられていることである。
【０１１９】選択回路６２１０は、インバータＩＮＶ２
の出力と、インバータＩＮＶ３の出力とを受けて、選択
的に、制御信号ＳＥＬ０に応じて、いずれか一方をイン
バータＩＮＶ３の入力に与える。
【０１２０】より一般的には、カスケード接続された奇
数段のインバータで構成されるリングオシレータ回路６
２００において、前半の偶数段のインバータの出力ノー
ドと、後半の所定数の奇数段のインバータの入力との間
に選択回路６２１０が設けられ、この選択回路６２１０
が、前半の所定数の偶数段のインバータチェーンの出力
と、後半の所定数の奇数段のインバータチェーンの出力
とを、選択的に、後半の奇数段のインバータチェーンの
入力に与える構成とすることで、制御信号ＳＥＬ０に応
じて、インバータチェーンの段数を変更することが可能
となる。あるいは、カスケード接続された奇数段のイン
バータで構成されるリングオシレータ回路６２００にお
いて、最終段のインバータの出力と前半の所定数の奇数
段のインバータの出力とを受けるように選択回路６２１
０が設けられ、この選択回路６２１０が、それらのいず
れか一方を、選択的に、初段のインバータの入力に与え
る構成とすることで、制御信号ＳＥＬ０に応じて、イン
バータチェーンの段数を変更する構成としてもよい。
【０１２１】ここで、制御信号ＳＥＬ０も、制御信号Ｓ
ＥＬ１１および制御信号ＳＥＬ１２と同様に、たとえ
ば、半導体集積回路装置１の外部からの指示に基づい
て、内部回路４から内部クロック発生回路１００へ与え
られるものとする。
【０１２２】以上のような構成によっても、制御信号Ｓ
ＥＬ１１およびＳＥＬ１２のレベルに応じて、トランジ
スタＴＰ０１のゲートと接地電位ＧＮＤとの間の抵抗値
を可変とすることができる。
【０１２３】このとき、たとえば、抵抗体Ｒ６１の抵抗
値が、抵抗体Ｒ６２の抵抗値よりも小さいものとする。
したがって、制御信号ＳＥＬ１１が活性状態であって、
制御信号ＳＥＬ１２が不活性状態であれば、たとえば、
制御電圧ＶＩＮの小さな領域で、トランジスタＴＰ０１
を含むカレントミラー回路を流れる電流値は相対的に大
きくなり、逆に、制御信号ＳＥＬ１２が活性状態であっ
て、制御信号ＳＥＬ１１が不活性状態であるときは、制
御電圧ＶＩＮの小さな領域で、カレントミラー回路を流
れる電流値は相対的に小さくなる。
【０１２４】さらに、リングオシレータ回路の段数が少
なくなると、制御電圧ＶＩＮに応じて変化する周波数領
域自体もより大きい側に移動する。
【０１２５】したがって、たとえば、制御信号ＳＥＬ１
１が活性状態であって、制御信号ＳＥＬ１２が不活性状
態であり、抵抗体Ｒ６１の方が選択されているものとす
る。さらに、選択回路６２１０により、リングオッシレ
ータ回路６２００中で発振に使用されるインバータの段
数がより少なくなっているものとする。この場合は、Ｖ
ＣＯ回路６０００のＶＣＯ特性は、図９中の曲線ＣＡの
ようになる。
【０１２６】一方、制御信号ＳＥＬ１１が不活性状態で
あり、制御信号ＳＥＬ１２が活性状態であって、抵抗体
Ｒ６２が選択されている場合を考える。この場合におい
て、さらに、選択回路６２１０により、発振に使用され
るインバータの段数がより多くなるように設定されてい
るときには、ＶＣＯ回路６０００のＶＣＯ特性は図９中
の曲線ＣＢのようになる。
【０１２７】この場合も、図４に示したＶＣＯ特性と比
べると、曲線ＣＡおよび曲線ＣＢの双方の傾きをより小
さくしても、図４の場合と同様の周波数領域で動作させ
ることが可能となる。このため、図９に示すような特性
を示すＶＣＯ回路６０００の方がよりジッタ特性が改善
される。
【０１２８】つまり、ＶＣＯ回路６０００は、周波数制
御範囲が切換え可能であり、かつジッタ特性がよい発振
特性を有することになる。
【０１２９】［実施の形態６の変形例］図１２は、本発
明の実施の形態６の変形例のＶＣＯ回路６００２の構成
を説明するための回路図である。
【０１３０】ＶＣＯ回路６００２は、図１０に示したＶ
ＣＯ回路６０００の構成における第２のカレントミラー
抵抗部６１３０の代わりに、図９のＶＣＯ回路５００２
における第２のカレントミラー抵抗部５１３２と同様の
回路６１３２を備える。
【０１３１】このような構成でも、ＶＣＯ回路６０００
と同様の効果を奏することが可能である。
【０１３２】［実施の形態７］図１３は、本発明の実施
の形態７のＶＣＯ回路７０００の構成を説明するための
回路図である。
【０１３３】ＶＣＯ回路７０００の構成が、図２および
図３で説明したＶＣＯ回路１０００の構成と異なる点
は、第１に、制御電圧入力部１１１０の代わりに、制御
電圧入力部７１１０が用いられる構成となっている点で
ある。また、第１のカレントミラー抵抗部１１２０は、
制御電圧入力部７１１０と接地電位ＧＮＤとの間に接続
される抵抗体Ｒ１を含む構成となっている。
【０１３４】さらに、第２のカレントミラー抵抗部１１
３０の代わりに設けられる第２のカレントミラー抵抗部
７１３０は、制御信号ＳＥＬ１１および制御信号ＳＥＬ
１２に応じて、その抵抗値が可変な構成となっている。
【０１３５】すなわち、制御電圧入力部７１１０は、ト
ランジスタＴＰ０１のドレインと抵抗体Ｒ１との間に直
列に接続されるＮチャネルＭＯＳトランジスタＴＮ７０
１およびＮチャネルＭＯＳトランジスタＴＮ７０２を含
む。制御電圧入力部７１１０は、さらに、トランジスタ
ＴＰ０１のドレインと抵抗体Ｒ１との間に直列に接続さ
れるＮチャネルＭＯＳトランジスタＴＮ７０３およびＮ
チャネルＭＯＳトランジスタＴＮ７０４を含む。トラン
ジスタＴＮ７０１は制御信号ＳＥＬ１１を受け、トラン
ジスタＴＮ７０３のゲートは、制御信号ＳＥＬ１２を受
ける。一方、トランジスタＴＮ７０２のゲートおよびト
ランジスタＴＮ７０４のゲートは、制御電圧ＶＩＮを受
ける。
【０１３６】ここで、トランジスタＴＮ７０２の方が、
トランジスタＴＮ７０４よりもトランジスタサイズが大
きいものとする。
【０１３７】また、第２のカレントミラー抵抗部７１３
０は、トランジスタＴＰ０１のゲートと接地電位ＧＮＤ
との間に直列に接続される抵抗体Ｒ７１およびＮチャネ
ルＭＯＳトランジスタＴＮ７０５を含む。第２のカレン
トミラー抵抗部７１３０はさらに、トランジスタＴＰ０
１のゲートと接地電位ＧＮＤとの間に直列に接続される
抵抗体Ｒ７２とＮチャネルＭＯＳトランジスタＴＮ７０
６とを含む。
【０１３８】トランジスタＴＮ７０５のゲートは制御信
号ＳＥＬ１１を受け、トランジスタＴＮ７０６のゲート
は、制御信号ＳＥＬ１２を受ける。
【０１３９】ここで、抵抗体Ｒ７１の抵抗値は、抵抗体
Ｒ７２の抵抗値よりも小さいものとする。
【０１４０】したがって、制御信号ＳＥＬ１１が活性状
態であって、制御信号ＳＥＬ１２が不活性状態であり、
トランジスタＴＮ７０１と抵抗体Ｒ７１の方が選択され
ている場合は、ＶＣＯ回路７０００のＶＣＯ特性は、図
９中の曲線ＣＡのようになる。
【０１４１】一方、制御信号ＳＥＬ１１が不活性状態で
あり、制御信号ＳＥＬ１２が活性状態であって、トラン
ジスタＴＮ７０２と抵抗体Ｒ７２が選択されている場合
は、ＶＣＯ回路７０００のＶＣＯ特性は図９中の曲線Ｃ
Ｂのようになる。
【０１４２】この場合も、図４に示したＶＣＯ特性と比
べると、曲線ＣＡおよび曲線ＣＢの双方の傾きをより小
さくしても、図４の場合と同様の周波数領域で動作させ
ることが可能となる。このため、ＶＣＯ回路７０００の
方がよりジッタ特性が改善される。つまり、ＶＣＯ回路
７０００は、周波数制御範囲が切換え可能であり、かつ
ジッタ特性がよい発振特性を有することになる。
【０１４３】［実施の形態７の変形例］図１３に示した
実施の形態７のＶＣＯ回路７０００の構成において、制
御電圧入力部７１１０と第２のカレントミラー抵抗部７
１３０との構成を、他の構成に変更することも可能であ
る。
【０１４４】図１４は、このように、制御電圧入力部７
１１０および第２のカレントミラー回路７１３０を変更
した、実施の形態７の変形例のＶＣＯ回路７００２の構
成を示す回路図である。
【０１４５】図１４を参照して、制御電圧入力部７１１
０の代わりに設けられる制御電圧入力部７１１２には、
トランジスタＴＰ０１のドレインと抵抗体Ｒ１との間に
直列に接続されたＮチャネルＭＯＳトランジスタＴＮ７
１１およびＴＮ７１２が設けられ、トランジスタＴＮ７
１２と並列に、制御信号ＳＥＬ１１により導通状態とさ
れるＮチャネルＭＯＳトランジスタＴＮ７１３が設けら
れている。
【０１４６】一方、第２のカレントミラー抵抗部７１３
０の代わりに設けられる第２のカレントミラー回路７１
３２には、トランジスタＴＰ０２のゲートと接地電位と
の間に直列に接続された抵抗体Ｒ７３とＲ７４とが設け
られ、抵抗体Ｒ７４と並列に、制御信号ＳＥＬ１１によ
り導通状態とされるＮチャネルＭＯＳトランジスタＴＮ
７１４が設けられている。
【０１４７】図１４に示したような構成を用いることで
も、図１３に示した実施の形態７のＶＣＯ回路７０００
と同様の効果を奏する。
【０１４８】なお、図１４においては、図１３に示した
制御電圧入力部７１１０と第２のカレントミラー抵抗部
７１３０の双方を、制御電圧入力部７１１２と第２のカ
レントミラー抵抗部７１３２に置換えているが、たとえ
ば、制御電圧入力部７１１０または第２のカレントミラ
ー抵抗部７１３０の一方を、制御電圧入力部７１１２ま
たは第２のカレントミラー抵抗部７１３２に置換えても
よい。
【０１４９】［実施の形態８］以上説明したような第１
および第２のカレントミラー抵抗部や制御電圧入力部を
制御するための信号ＳＥＬ１１、ＳＥＬ１２や制御信号
ＳＥＬ０のレベルは、ＶＣＯ回路が搭載されるチップ上
に設けられたレジスタの設定により行なう構成とするこ
とが可能である。
【０１５０】図１５は、このような半導体集積回路装置
１の構成を説明するための概略ブロック図である。
【０１５１】制御信号入力端子２からの外部制御信号に
応じて、レジスタ６に格納されるデータが書きかえられ
る。このレジスタ６中のデータに応じて、制御信号ＳＥ
Ｌ１１やＳＥＬ１２等が、内部回路４から内部クロック
発生回路１００に与えられる。
【０１５２】あるいは、このような制御信号の設定は、
外部端子から直接入力される構成としてもよい。この場
合は、レジスタ６の代わりに、バッファ回路が設けられ
る。そして、制御信号入力端子２からの外部制御信号
が、制御信号ＳＥＬ１１やＳＥＬ１２等として、内部回
路４から内部クロック発生回路１００に与えられる。
【０１５３】または、これらの制御信号の値は、不揮発
的な記憶素子、たとえばヒューズ等により記憶され、レ
ーザトリミングによりその値が設定される構成としても
よい。この場合は、レジスタ６の代わりに、ヒューズを
用いたプログラミング回路が設けられる。そして、この
プログラミング回路のヒューズ素子がブローされている
か否かに応じてレベルが設定される制御信号ＳＥＬ１１
やＳＥＬ１２等が、内部回路４から内部クロック発生回
路１００に与えられる。
【０１５４】なお、以上の各実施の形態の説明では、２
つの制御信号ＳＥＬ１１およびＳＥＬ１２により、第１
および第２のカレントミラー抵抗部の抵抗値や制御電圧
入力部のコンダクタンスが、２段階に可変となる構成に
ついて説明したが、本発明は、このような場合に限定さ
れることなく、より多くの制御信号を用いて、抵抗値等
を他段階に変更する構成とすることも可能である。
【０１５５】以下、そのような他段階に変更する場合の
構成例について簡単に説明する。図１６は、図３に示し
た第１のカレントミラー抵抗部１１２０を、制御信号Ｓ
ＥＬ１１〜ＳＥＬ１３により、３段階に可変とする構成
を示す。
【０１５６】図１７は、図５に示した第１のカレントミ
ラー抵抗部２１２０を、制御信号ＳＥＬ１１〜ＳＥＬ１
２により、３段階に可変とする構成を示す。
【０１５７】図１８は、図６に示した制御電圧入力部３
１１０を、制御信号ＳＥＬ１１〜ＳＥＬ１３により、３
段階に可変とする構成を示す。
【０１５８】図１９は、図７に示した制御電圧入力部４
１１０を、制御信号ＳＥＬ１１〜ＳＥＬ１２により、３
段階に可変とする構成を示す。
【０１５９】より他段階に可変とする場合は同様にして
段数を増やせばよい。また、他の実施の形態において、
図１６〜図１９に相当する構成やより他段階に可変とで
きる構成を用いることも可能である。
【０１６０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１６１】
【発明の効果】以上説明したとおり、請求項１〜７記載
および請求項２１〜２３の電圧制御型発振回路は、周波
数の高い内部クロックを発生する場合も、周波数が低い
内部クロックを発生する場合にも、１つの電圧制御型発
振回路を用いることで、安定な内部クロックを生成する
ことが可能となる。
【０１６２】請求項８〜２０記載の電圧制御型発振回路
は、周波数の高い内部クロックを発生する場合も、周波
数が低い内部クロックを発生する場合にも、１つの電圧
制御型発振回路を用いることで、安定な内部クロックを
生成することが可能となる。さらに、周波数制御範囲が
切換え可能であることに加えて、かつジッタ特性がよい
発振特性を実現することが可能である。
【図面の簡単な説明】
【図１】 内部クロック発生回路１００を搭載する半導
体集積回路装置１の構成を説明するための概略ブロック
図である。
【図２】 図１に示したＶＣＯ回路１０００の構成を説
明するための回路図である。
【図３】 ＶＣＯ回路１０００の１つの構成例をさらに
詳しく説明するための回路図である。
【図４】 図３に示したＶＣＯ回路１０００のＶＣＯ特
性を示すグラフである。
【図５】 本発明の実施の形態２のＶＣＯ回路２０００
の構成を説明するための回路図である。
【図６】 本発明の実施の形態３のＶＣＯ回路３０００
の構成を説明するための回路図である。
【図７】 本発明の実施の形態４のＶＣＯ回路４０００
の構成を説明するための回路図である。
【図８】 本発明の実施の形態５のＶＣＯ回路５０００
の構成を説明するための回路図である。
【図９】 図８に示したＶＣＯ回路５０００のＶＣＯ特
性を説明するためのグラフである。
【図１０】 実施の形態５の変形例のＶＣＯ回路５００
２の構成を示す回路図である。
【図１１】 本発明の実施の形態６のＶＣＯ回路６００
０の構成を説明するための回路図である。
【図１２】 本発明の実施の形態６の変形例のＶＣＯ回
路６００２の構成を説明するための回路図である。
【図１３】 本発明の実施の形態７のＶＣＯ回路７００
０の構成を説明するための回路図である。
【図１４】 実施の形態７の変形例のＶＣＯ回路７００
２の構成を示す回路図である。
【図１５】 半導体集積回路装置１の構成を説明するた
めの概略ブロック図である。
【図１６】 図３に示した第１のカレントミラー抵抗部
１１２０を、制御信号ＳＥＬ１１〜ＳＥＬ１３により、
３段階に可変とする構成を示す図である。
【図１７】 図５に示した第１のカレントミラー抵抗部
２１２０を、制御信号ＳＥＬ１１〜ＳＥＬ１２により、
３段階に可変とする構成を示す図である。
【図１８】 図６に示した制御電圧入力部３１１０を、
制御信号ＳＥＬ１１〜ＳＥＬ１３により、３段階に可変
とする構成を示す図である。
【図１９】 図７に示した制御電圧入力部４１１０を、
制御信号ＳＥＬ１１〜ＳＥＬ１２により、３段階に可変
とする構成を示す図である。
【図２０】 従来のＶＣＯ回路８０００の構成を説明す
るための回路図である。
【図２１】 ＶＣＯ回路８０００の制御電圧ＶＩＮと出
力クロック周波数ｆの関係を示すグラフである。
【符号の説明】
１ 半導体集積回路装置、２ 制御信号入力端子、３
データ入出力端子、４内部回路、６ レジスタ、１００
内部クロック発生回路、１０２，１１０クロックバッ
ファ、１０４ 位相比較器、１０６ チャージポンプ回
路、１０８ループフィルタ、１０００，２０００，３０
００，４０００，５０００，６０００，７０００，８０
００ ＶＣＯ回路、１１００，３１１０，４１１０，７
１１０，７１１２ 動作電流制御部、ＴＰ０１，ＴＰ０
２ ＰチャネルＭＯＳトランジスタ、ＶＩＮ 制御電
圧、１１２０，２１２０，５１２２ 第１のカレントミ
ラー抵抗部、１１３０，５１３０，５１３２，６１３
０，６１３２，７１３０，７１３２ 第２のカレントミ
ラー抵抗部、ＩＮＶ１〜ＩＮＶ３ インバータ、１２０
０ リングオッシレータ回路、ＳＥＬ０，ＳＥＬ１１〜
ＳＥＬ１３ 制御信号。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA01 AA04 CC03 DD08 DD33 DD38 EE19 GG01 HH01 KK08 KK38 KK39 LL01

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 電圧制御型発振回路であって、 動作電流制御信号のレベルに応じた周波数で発振する自
    励発振手段を備え、 前記自励発振手段は、 相互に直列に接続され、かつ各々が電界効果型トランジ
    スタをスイッチング素子として有して前記動作電流制御
    信号に応じた電流で動作する複数段の反転回路を含み、 前記電圧制御型発振回路の外部からの制御電圧に応じ
    て、前記動作電流制御信号を生成する動作電流制御手段
    をさらに備え、 前記動作電流制御手段は、 第１の電源ノードから第２の電源ノードへと流れる定電
    流を生成し、前記定電流の値に応じた前記動作電流制御
    信号を出力するカレントミラー回路と、 前記制御電圧に応じて、前記カレントミラー回路の生成
    する前記定電流の値を制御し、かつ、前記電圧制御型発
    振回路の外部からの指示信号に応じて、前記制御電圧の
    変化に対して前記定電流値が変化する範囲を変更するカ
    レントミラー制御手段とを含む、電圧制御型発振回路。
  2. 【請求項２】 前記カレントミラー回路は、 前記第１の電源ノードとソースが結合し、ゲートとドレ
    インが相互に結合する第１の電界効果型トランジスタ
    と、 前記第１の電源ノードとソースが結合し、ゲートが前記
    第１の電界効果型トランジスタのゲートに結合する第２
    の電界効果型トランジスタとを含み、 前記カレントミラー制御手段は、 前記第１の電界効果型トランジスタのドレインから前記
    第２の電源ノードへ向かう電流値を前記制御電圧に応じ
    て制御する制御電圧入力手段と、 前記制御電圧入力手段と前記第２の電源ノードとの間に
    設けられ、前記指示信号に応じて可変な抵抗値を有する
    第１の抵抗手段と、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間に設けられる第２の抵抗手段とを含
    む、請求項１記載の電圧制御型発振回路。
  3. 【請求項３】 前記指示信号は、複数のスイッチ制御信
    号を有し、 前記第１の抵抗手段は、 前記制御電圧入力手段と前記第２の電源ノードとの間の
    複数の導通経路上にそれぞれ設けられる複数の抵抗体
    と、 前記複数の導通経路上にそれぞれ設けられ、前記複数の
    スイッチ制御信号にそれぞれ制御される複数のスイッチ
    手段とを含む、請求項２記載の電圧制御型発振回路。
  4. 【請求項４】 前記指示信号は、複数のスイッチ制御信
    号を有し、 前記第１の抵抗手段は、 前記制御電圧入力手段と前記第２の電源ノードとの間の
    導通経路上に直列に設けられる複数の抵抗体と、 前記複数の抵抗体が互いに接続する複数の接続ノードと
    前記第２の電源ノードとの間にそれぞれ設けられ、前記
    複数のスイッチ制御信号にそれぞれ制御される複数のス
    イッチ手段とを含む、請求項２記載の電圧制御型発振回
    路。
  5. 【請求項５】 前記カレントミラー回路は、 前記第１の電源ノードとソースが結合し、ゲートとドレ
    インが相互に結合する第１の電界効果型トランジスタ
    と、 前記第１の電源ノードとソースが結合し、ゲートが前記
    第１の電界効果型トランジスタのゲートに結合する第２
    の電界効果型トランジスタとを含み、 前記カレントミラー制御手段は、 前記第１の電界効果型トランジスタのドレインから前記
    第２の電源ノードへ向かう電流値を前記制御電圧に応じ
    て制御し、前記指示信号に応じて可変な電流駆動能力を
    有するする制御電圧入力手段と、 前記制御電圧入力手段と前記第２の電源ノードとの間に
    設けられる第１の抵抗手段と、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間に設けられる第２の抵抗手段とを含
    む、請求項１記載の電圧制御型発振回路。
  6. 【請求項６】 前記指示信号は、複数のスイッチ制御信
    号を有し、 前記制御電圧入力手段は、 前記第１の電界効果型トランジスタのドレインと前記第
    １の抵抗手段との間の複数の導通経路上にそれぞれ設け
    られ、各々のゲートが前記制御電圧を受ける複数の電界
    効果型制御トランジスタと、 前記複数の導通経路上にそれぞれ設けられ、前記複数の
    スイッチ制御信号にそれぞれ制御される複数のスイッチ
    手段とを含む、請求項５記載の電圧制御型発振回路。
  7. 【請求項７】 前記指示信号は、複数のスイッチ制御信
    号を有し、 前記制御電圧入力手段は、 前記第１の電界効果型トランジスタのドレインと前記第
    １の抵抗手段との間の導通経路上に直列に設けられ、各
    々のゲートが前記制御電圧を受ける複数の電界効果型制
    御トランジスタと、 前記複数の電界効果型制御トランジスタが互いに接続す
    る複数の接続ノードと前記第１の抵抗手段との間にそれ
    ぞれ設けられ、前記複数のスイッチ制御信号にそれぞれ
    制御される複数のスイッチ手段とを含む、請求項５記載
    の電圧制御型発振回路。
  8. 【請求項８】 前記カレントミラー回路は、 前記第１の電源ノードとソースが結合し、ゲートとドレ
    インが相互に結合する第１の電界効果型トランジスタ
    と、 前記第１の電源ノードとソースが結合し、ゲートが前記
    第１の電界効果型トランジスタのゲートに結合する第２
    の電界効果型トランジスタとを含み、 前記カレントミラー制御手段は、 前記第１の電界効果型トランジスタのドレインから前記
    第２の電源ノードへ向かう電流値を前記制御電圧に応じ
    て制御する制御電圧入力手段と、 前記制御電圧入力手段と前記第２の電源ノードとの間に
    設けられ、前記指示信号に応じて可変な抵抗値を有する
    第１の抵抗手段と、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間に設けられ、前記指示信号に応じて
    可変な抵抗値を有する第２の抵抗手段とを含む、請求項
    １記載の電圧制御型発振回路。
  9. 【請求項９】 前記指示信号は、複数のスイッチ制御信
    号を有し、 前記第１の抵抗手段は、 前記制御電圧入力手段と前記第２の電源ノードとの間の
    複数の導通経路上にそれぞれ設けられる複数の抵抗体
    と、 前記複数の導通経路上にそれぞれ設けられ、前記複数の
    スイッチ制御信号にそれぞれ制御される複数のスイッチ
    手段とを含む、請求項８記載の電圧制御型発振回路。
  10. 【請求項１０】 前記指示信号は、複数のスイッチ制御
    信号を有し、 前記第１の抵抗手段は、 前記制御電圧入力手段と前記第２の電源ノードとの間の
    導通経路上に直列に設けられる複数の抵抗体と、 前記複数の抵抗体が互いに接続する複数の接続ノードと
    前記第２の電源ノードとの間にそれぞれ設けられ、前記
    複数のスイッチ制御信号にそれぞれ制御される複数のス
    イッチ手段とを含む、請求項８記載の電圧制御型発振回
    路。
  11. 【請求項１１】 前記指示信号は、複数のスイッチ制御
    信号を有し、 前記第２の抵抗手段は、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間の複数の導通経路上にそれぞれ設け
    られる複数の抵抗体と、 前記複数の導通経路上にそれぞれ設けられ、前記複数の
    スイッチ制御信号にそれぞれ制御される複数のスイッチ
    手段とを含む、請求項８記載の電圧制御型発振回路。
  12. 【請求項１２】 前記指示信号は、複数のスイッチ制御
    信号を有し、 前記第２の抵抗手段は、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間の導通経路上に直列に設けられる複
    数の抵抗体と、 前記複数の抵抗体が互いに接続する複数の接続ノードと
    前記第２の電源ノードとの間にそれぞれ設けられ、前記
    複数のスイッチ制御信号にそれぞれ制御される複数のス
    イッチ手段とを含む、請求項８記載の電圧制御型発振回
    路。
  13. 【請求項１３】 前記自励発振手段は、 前記指示信号に応じて、前記複数の反転回路のうち発振
    動作に関わる反転回路の個数を可変とする段数変更手段
    を含み、 前記カレントミラー回路は、 前記第１の電源ノードとソースが結合し、ゲートとドレ
    インが相互に結合する第１の電界効果型トランジスタ
    と、 前記第１の電源ノードとソースが結合し、ゲートが前記
    第１の電界効果型トランジスタのゲートに結合する第２
    の電界効果型トランジスタとを含み、 前記カレントミラー制御手段は、 前記第１の電界効果型トランジスタのドレインから前記
    第２の電源ノードへ向かう電流値を前記制御電圧に応じ
    て制御する制御電圧入力手段と、 前記制御電圧入力手段と前記第２の電源ノードとの間に
    設けられる第１の抵抗手段と、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間に設けられ、前記指示信号に応じて
    可変な抵抗値を有する第２の抵抗手段とを含む、請求項
    １記載の電圧制御型発振回路。
  14. 【請求項１４】 前記指示信号は、複数のスイッチ制御
    信号を有し、 前記第２の抵抗手段は、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間の複数の導通経路上にそれぞれ設け
    られる複数の抵抗体と、 前記複数の導通経路上にそれぞれ設けられ、前記複数の
    スイッチ制御信号にそれぞれ制御される複数のスイッチ
    手段とを含む、請求項１３記載の電圧制御型発振回路。
  15. 【請求項１５】 前記指示信号は、複数のスイッチ制御
    信号を有し、 前記第２の抵抗手段は、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間の導通経路上に直列に設けられる複
    数の抵抗体と、 前記複数の抵抗体が互いに接続する複数の接続ノードと
    前記第２の電源ノードとの間にそれぞれ設けられ、前記
    複数のスイッチ制御信号にそれぞれ制御される複数のス
    イッチ手段とを含む、請求項１３記載の電圧制御型発振
    回路。
  16. 【請求項１６】 前記カレントミラー回路は、 前記第１の電源ノードとソースが結合し、ゲートとドレ
    インが相互に結合する第１の電界効果型トランジスタ
    と、 前記第１の電源ノードとソースが結合し、ゲートが前記
    第１の電界効果型トランジスタのゲートに結合する第２
    の電界効果型トランジスタとを含み、 前記カレントミラー制御手段は、 前記第１の電界効果型トランジスタのドレインから前記
    第２の電源ノードへ向かう電流値を前記制御電圧に応じ
    て制御し、前記指示信号に応じて可変な電流駆動能力を
    有するする制御電圧入力手段と、 前記制御電圧入力手段と前記第２の電源ノードとの間に
    設けられる第１の抵抗手段と、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間に設けられ、前記指示信号に応じて
    可変な抵抗値を有する第２の抵抗手段とを含む、請求項
    １記載の電圧制御型発振回路。
  17. 【請求項１７】 前記指示信号は、複数のスイッチ制御
    信号を有し、 前記制御電圧入力手段は、 前記第１の電界効果型トランジスタのドレインと前記第
    １の抵抗手段との間の複数の導通経路上にそれぞれ設け
    られ、各々のゲートが前記制御電圧を受ける複数の電界
    効果型制御トランジスタと、 前記複数の導通経路上にそれぞれ設けられ、前記複数の
    スイッチ制御信号にそれぞれ制御される複数のスイッチ
    手段とを含む、請求項１６記載の電圧制御型発振回路。
  18. 【請求項１８】 前記指示信号は、複数のスイッチ制御
    信号を有し、前記制御電圧入力手段は、 前記第１の電界効果型トランジスタのドレインと前記第
    １の抵抗手段との間の導通経路上に直列に設けられ、各
    々のゲートが前記制御電圧を受ける複数の電界効果型制
    御トランジスタと、 前記複数の電界効果型制御トランジスタが互いに接続す
    る複数の接続ノードと前記第１の抵抗手段との間にそれ
    ぞれ設けられ、前記複数のスイッチ制御信号にそれぞれ
    制御される複数のスイッチ手段とを含む、請求項１６記
    載の電圧制御型発振回路。
  19. 【請求項１９】 前記指示信号は、複数のスイッチ制御
    信号を有し、 前記第２の抵抗手段は、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間の複数の導通経路上にそれぞれ設け
    られる複数の抵抗体と、 前記複数の導通経路上にそれぞれ設けられ、前記複数の
    スイッチ制御信号にそれぞれ制御される複数のスイッチ
    手段とを含む、請求項１６記載の電圧制御型発振回路。
  20. 【請求項２０】 前記指示信号は、複数のスイッチ制御
    信号を有し、 前記第２の抵抗手段は、 前記第１の電界効果型トランジスタのゲートと前記第２
    の電源ノードとの間の導通経路上に直列に設けられる複
    数の抵抗体と、 前記複数の抵抗体が互いに接続する複数の接続ノードと
    前記第２の電源ノードとの間にそれぞれ設けられ、前記
    複数のスイッチ制御信号にそれぞれ制御される複数のス
    イッチ手段とを含む、請求項１６記載の電圧制御型発振
    回路。
  21. 【請求項２１】 外部からの指示に応じて前記指示信号
    のレベルを保持するためのレジスタをさらに備える、請
    求項１〜２０いずれか１項に記載の電圧制御型発振回
    路。
  22. 【請求項２２】 前記指示信号を外部から受けるための
    外部端子をさらに備える、請求項１〜２０いずれか１項
    に記載の電圧制御型発振回路。
  23. 【請求項２３】 前記指示信号のレベルを設定するする
    ためのヒューズプログラム回路をさらに備える、請求項
    １〜２０いずれか１項に記載の電圧制御型発振回路。
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