JPH07254847A - 発振回路およびｐｌｌ回路 - Google Patents
発振回路およびｐｌｌ回路Info
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- JPH07254847A JPH07254847A JP4577294A JP4577294A JPH07254847A JP H07254847 A JPH07254847 A JP H07254847A JP 4577294 A JP4577294 A JP 4577294A JP 4577294 A JP4577294 A JP 4577294A JP H07254847 A JPH07254847 A JP H07254847A
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- JP
- Japan
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- circuit
- inverter
- voltage
- inverters
- current control
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 複数のインバータを多段に接続して最終段含
む奇数段目のインバータの出力端子から信号を取り出し
て選択手段を介して初段のインバータの入力端子に帰還
させるとともに、各インバータには電流制御用ＭＯＳＦ
ＥＴを介して電流を流すようにしてリングオシレータを
構成した。 【効果】 選択手段により初段インバータの入力端子に
帰還させる信号を切り替えることで発振周波数を大きく
変化させ、かつ上記電流制御用ＭＯＳＦＥＴのゲート電
圧を変化させることで発振周波数を微調整することがで
き、回路の仕様すなわち用途に応じて、インバータの段
数あるいは構成するＭＯＳＦＥＴのサイズ等の異なるリ
ングオシレータを設計し直す場合に比べて回路の開発期
間を短縮することができるとともに、構成するインバー
タの段数の異なる複数のリングオシレータを設けて置く
方法に比べて大幅に回路の占有面積を低減することがで
きる。
む奇数段目のインバータの出力端子から信号を取り出し
て選択手段を介して初段のインバータの入力端子に帰還
させるとともに、各インバータには電流制御用ＭＯＳＦ
ＥＴを介して電流を流すようにしてリングオシレータを
構成した。 【効果】 選択手段により初段インバータの入力端子に
帰還させる信号を切り替えることで発振周波数を大きく
変化させ、かつ上記電流制御用ＭＯＳＦＥＴのゲート電
圧を変化させることで発振周波数を微調整することがで
き、回路の仕様すなわち用途に応じて、インバータの段
数あるいは構成するＭＯＳＦＥＴのサイズ等の異なるリ
ングオシレータを設計し直す場合に比べて回路の開発期
間を短縮することができるとともに、構成するインバー
タの段数の異なる複数のリングオシレータを設けて置く
方法に比べて大幅に回路の占有面積を低減することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、発振回路さらには周波
数調整可能なリングオシレータに適用して特に有効な技
術に関し、例えばＰＬＬ（フェーズ・ロックド・ルー
プ）回路の電圧制御発振器に利用して有効な技術に関す
る。
数調整可能なリングオシレータに適用して特に有効な技
術に関し、例えばＰＬＬ（フェーズ・ロックド・ルー
プ）回路の電圧制御発振器に利用して有効な技術に関す
る。
【０００２】
【従来の技術】従来、例えばＰＬＬ回路に使用される電
圧制御発振器としてＭＯＳインバータを多段（奇数個）
接続して最終段インバータの出力信号を初段のインバー
タの入力端子に入力させるとともに、各インバータには
電流制御用ＭＯＳＦＥＴを介して電流を流すようにする
ことにより、上記電流制御用ＭＯＳＦＥＴのゲート電圧
を変化させることで発振周波数を制御できるようにした
リングオシレータが提案されている。
圧制御発振器としてＭＯＳインバータを多段（奇数個）
接続して最終段インバータの出力信号を初段のインバー
タの入力端子に入力させるとともに、各インバータには
電流制御用ＭＯＳＦＥＴを介して電流を流すようにする
ことにより、上記電流制御用ＭＯＳＦＥＴのゲート電圧
を変化させることで発振周波数を制御できるようにした
リングオシレータが提案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
インバータと電流制御用ＭＯＳＦＥＴとからなる上記リ
ングオシレータにあっては、制御できる発振周波数の幅
が狭くＰＬＬ回路に使用される電圧制御発振器に要求さ
れる発振周波数幅を充分に満足できるものでなかった。
そこで、従来は、ＰＬＬ回路の仕様すなわち用途に応じ
て、インバータの段数あるいは構成ＭＯＳＦＥＴのサイ
ズ等を変えてリングオシレータを設計し直すか、構成す
るインバータの段数の異なる複数のリングオシレータを
設けておいて、発振周波数の大きな調整はリングオシレ
ータを切り換えることで行ない、発振周波数の小さな調
整は電流制御用ＭＯＳＦＥＴに流す電流を変化させるこ
とで行なうようにせざるを得なかった。そのため、設計
期間が長くなったり、回路の占有面積が大きくなってし
まうという問題点があった。
インバータと電流制御用ＭＯＳＦＥＴとからなる上記リ
ングオシレータにあっては、制御できる発振周波数の幅
が狭くＰＬＬ回路に使用される電圧制御発振器に要求さ
れる発振周波数幅を充分に満足できるものでなかった。
そこで、従来は、ＰＬＬ回路の仕様すなわち用途に応じ
て、インバータの段数あるいは構成ＭＯＳＦＥＴのサイ
ズ等を変えてリングオシレータを設計し直すか、構成す
るインバータの段数の異なる複数のリングオシレータを
設けておいて、発振周波数の大きな調整はリングオシレ
ータを切り換えることで行ない、発振周波数の小さな調
整は電流制御用ＭＯＳＦＥＴに流す電流を変化させるこ
とで行なうようにせざるを得なかった。そのため、設計
期間が長くなったり、回路の占有面積が大きくなってし
まうという問題点があった。
【０００４】この発明の目的は、回路の占有面積が小さ
くしかも発振周波数の制御幅の大きくかつ微調整可能な
発振回路を提供することにある。この発明の他の目的
は、仕様もしくは用途が変わっても設計変更を必要とし
ないような発振回路を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。
くしかも発振周波数の制御幅の大きくかつ微調整可能な
発振回路を提供することにある。この発明の他の目的
は、仕様もしくは用途が変わっても設計変更を必要とし
ないような発振回路を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、前段の論理ゲートの出力信号が
次段の論理ゲートの入力端子に印加されるように接続さ
れた複数個のインバータと、これらのインバータのいず
れか１つの出力信号を選択して初段のインバータの入力
端子に帰還させる選択手段と、上記各インバータに流す
電流を制御する電流制御手段とによりリングオシレータ
を構成したものである。また、好ましくは、電圧制御端
子を有し、該電圧制御端子に供給された電圧に応じて上
記電流制御手段に印加される制御電圧を発生するバイア
ス回路を設けるようにする。さらに、好ましくは、上記
インバータはＣＭＯＳインバータからなり、各インバー
タを構成するＰチャンネルＭＯＳＦＥＴのソース端子と
第１の電源電圧との間に、そのゲート端子に上記バイア
ス回路からの第１の制御電圧が印加された電流制御用Ｍ
ＯＳＦＥＴがそれぞれ接続されるとともに、上記各イン
バータを構成するＮチャンネルＭＯＳＦＥＴのソース端
子と第２の電源電圧との間に、そのゲート端子に上記バ
イアス回路からの第２の制御電圧が印加された電流制御
用ＭＯＳＦＥＴがそれぞれ接続されるようにする。さら
に、上記発振回路はＰＬＬ回路を構成する電圧制御発振
器として利用すると好適である。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、前段の論理ゲートの出力信号が
次段の論理ゲートの入力端子に印加されるように接続さ
れた複数個のインバータと、これらのインバータのいず
れか１つの出力信号を選択して初段のインバータの入力
端子に帰還させる選択手段と、上記各インバータに流す
電流を制御する電流制御手段とによりリングオシレータ
を構成したものである。また、好ましくは、電圧制御端
子を有し、該電圧制御端子に供給された電圧に応じて上
記電流制御手段に印加される制御電圧を発生するバイア
ス回路を設けるようにする。さらに、好ましくは、上記
インバータはＣＭＯＳインバータからなり、各インバー
タを構成するＰチャンネルＭＯＳＦＥＴのソース端子と
第１の電源電圧との間に、そのゲート端子に上記バイア
ス回路からの第１の制御電圧が印加された電流制御用Ｍ
ＯＳＦＥＴがそれぞれ接続されるとともに、上記各イン
バータを構成するＮチャンネルＭＯＳＦＥＴのソース端
子と第２の電源電圧との間に、そのゲート端子に上記バ
イアス回路からの第２の制御電圧が印加された電流制御
用ＭＯＳＦＥＴがそれぞれ接続されるようにする。さら
に、上記発振回路はＰＬＬ回路を構成する電圧制御発振
器として利用すると好適である。
【０００６】
【作用】上記した手段によれば、選択手段により初段イ
ンバータの入力端子に帰還させる信号を切り替えること
で発振周波数を大きく変化させ、かつ上記電流制御用Ｍ
ＯＳＦＥＴのゲート電圧を変化させることで発振周波数
を微調整できる。また、電圧制御端子を有するバイアス
回路を設けることにより、バイアス回路の制御電圧を変
えることで、個々の電流制御用ＭＯＳＦＥＴのゲート電
圧を変化させることなく、一括して電流を制御すること
ができる。さらに、各段のインバータをＣＭＯＳインバ
ータで構成し、第１の電源電圧側と第２の電源電圧側と
にそれぞれ電流制御用ＭＯＳＦＥＴを接続し、バイアス
回路からの電圧で各々制御するようにすれば、電流調整
時の応答性を向上させるとともに、バイアス回路を比較
的簡単な回路構成にて実現することができる。さらに、
上記発振回路はＰＬＬ回路を構成する電圧制御発振器と
して利用すれば、電圧制御発振器に要求される発振周波
数幅を充分に満足できる発振回路を少ない占有面積で実
現することができる。
ンバータの入力端子に帰還させる信号を切り替えること
で発振周波数を大きく変化させ、かつ上記電流制御用Ｍ
ＯＳＦＥＴのゲート電圧を変化させることで発振周波数
を微調整できる。また、電圧制御端子を有するバイアス
回路を設けることにより、バイアス回路の制御電圧を変
えることで、個々の電流制御用ＭＯＳＦＥＴのゲート電
圧を変化させることなく、一括して電流を制御すること
ができる。さらに、各段のインバータをＣＭＯＳインバ
ータで構成し、第１の電源電圧側と第２の電源電圧側と
にそれぞれ電流制御用ＭＯＳＦＥＴを接続し、バイアス
回路からの電圧で各々制御するようにすれば、電流調整
時の応答性を向上させるとともに、バイアス回路を比較
的簡単な回路構成にて実現することができる。さらに、
上記発振回路はＰＬＬ回路を構成する電圧制御発振器と
して利用すれば、電圧制御発振器に要求される発振周波
数幅を充分に満足できる発振回路を少ない占有面積で実
現することができる。
【０００７】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１に本発明を適用したリングオシレータ
の一実施例が示されている。この実施例のリングオシレ
ータは、７個のＣＭＯＳインバータＧ１，Ｇ２，……Ｇ
７が多段に接続された本体部１と、最終段含む奇数段目
のインバータＧ３，Ｇ５，Ｇ７の出力端子から取り出さ
れた信号を初段インバータＧ１の入力端子に選択的に供
給するための選択手段としてのセレクタ回路２と、上記
各インバータＧ１，Ｇ２，……Ｇ７を構成するＰチャン
ネルＭＯＳＦＥＴのソース端子と電源電圧Ｖｃｃとの間
にそれぞれ接続された電流制御用ＭＯＳＦＥＴ Ｑ１
１，Ｑ１２，……Ｑ１７と、各インバータＧ１，Ｇ２，
……Ｇ７を構成するＮチャンネルＭＯＳＦＥＴのソース
端子と接地電位ＧＮＤとの間にそれぞれ接続された電流
制御用ＭＯＳＦＥＴ Ｑ２１，Ｑ２２，……Ｑ２７と、
これらの電流制御用ＭＯＳＦＥＴ Ｑ１１〜Ｑ２７のゲ
ート電圧を制御して電流を調整するバイアス回路３とか
ら構成されている。
て説明する。図１に本発明を適用したリングオシレータ
の一実施例が示されている。この実施例のリングオシレ
ータは、７個のＣＭＯＳインバータＧ１，Ｇ２，……Ｇ
７が多段に接続された本体部１と、最終段含む奇数段目
のインバータＧ３，Ｇ５，Ｇ７の出力端子から取り出さ
れた信号を初段インバータＧ１の入力端子に選択的に供
給するための選択手段としてのセレクタ回路２と、上記
各インバータＧ１，Ｇ２，……Ｇ７を構成するＰチャン
ネルＭＯＳＦＥＴのソース端子と電源電圧Ｖｃｃとの間
にそれぞれ接続された電流制御用ＭＯＳＦＥＴ Ｑ１
１，Ｑ１２，……Ｑ１７と、各インバータＧ１，Ｇ２，
……Ｇ７を構成するＮチャンネルＭＯＳＦＥＴのソース
端子と接地電位ＧＮＤとの間にそれぞれ接続された電流
制御用ＭＯＳＦＥＴ Ｑ２１，Ｑ２２，……Ｑ２７と、
これらの電流制御用ＭＯＳＦＥＴ Ｑ１１〜Ｑ２７のゲ
ート電圧を制御して電流を調整するバイアス回路３とか
ら構成されている。
【０００８】上記セレクタ回路２には、選択信号Ｓ１，
Ｓ２，Ｓ３が入力され、これらの選択信号Ｓ１，Ｓ２，
Ｓ３に応じて上記インバータＧ３，Ｇ５，Ｇ７のいずれ
か１つの出力信号が選択されて上記初段インバータＧ１
の入力端子に帰還されるように構成されている。この選
択信号Ｓ１，Ｓ２，Ｓ３は、例えば電源電圧Ｖｃｃのレ
ベルを検出するレベル検出回路によりＶｃｃのレベルに
応じて形成させるようにすれば、例えば電源電圧が異な
るシステムに使用される場合に電源電圧のレベルに応じ
て自動的に遅延時間が調整されてほぼ一定の周波数で発
振させることができる。
Ｓ２，Ｓ３が入力され、これらの選択信号Ｓ１，Ｓ２，
Ｓ３に応じて上記インバータＧ３，Ｇ５，Ｇ７のいずれ
か１つの出力信号が選択されて上記初段インバータＧ１
の入力端子に帰還されるように構成されている。この選
択信号Ｓ１，Ｓ２，Ｓ３は、例えば電源電圧Ｖｃｃのレ
ベルを検出するレベル検出回路によりＶｃｃのレベルに
応じて形成させるようにすれば、例えば電源電圧が異な
るシステムに使用される場合に電源電圧のレベルに応じ
て自動的に遅延時間が調整されてほぼ一定の周波数で発
振させることができる。
【０００９】また、上記バイアス回路３は、特に制限さ
れないが、電源電圧Ｖｃｃと接地電位ＧＮＤとの間に直
列接続されたＰチャンネルＭＯＳＦＥＴ Ｑ１とＮチャ
ンネルＭＯＳＦＥＴ Ｑ２とからなり、このうちＰチャ
ンネルＭＯＳＦＥＴ Ｑ１はそのゲート端子とドレイン
端子とが結合されたいわゆるダイオード接続とされ、Ｎ
チャンネルＭＯＳＦＥＴ Ｑ２の負荷抵抗として機能
し、電源電圧ＶｃｃをＭＯＳＦＥＴ Ｑ１とＱ２のコン
ダクタンスの比で分割したような大きさのドレイン電圧
が上記電流制御用ＭＯＳＦＥＴ Ｑ１１，Ｑ１２，……
Ｑ１７のゲート端子に共通に印加されている。
れないが、電源電圧Ｖｃｃと接地電位ＧＮＤとの間に直
列接続されたＰチャンネルＭＯＳＦＥＴ Ｑ１とＮチャ
ンネルＭＯＳＦＥＴ Ｑ２とからなり、このうちＰチャ
ンネルＭＯＳＦＥＴ Ｑ１はそのゲート端子とドレイン
端子とが結合されたいわゆるダイオード接続とされ、Ｎ
チャンネルＭＯＳＦＥＴ Ｑ２の負荷抵抗として機能
し、電源電圧ＶｃｃをＭＯＳＦＥＴ Ｑ１とＱ２のコン
ダクタンスの比で分割したような大きさのドレイン電圧
が上記電流制御用ＭＯＳＦＥＴ Ｑ１１，Ｑ１２，……
Ｑ１７のゲート端子に共通に印加されている。
【００１０】一方、上記ＮチャンネルＭＯＳＦＥＴ Ｑ
２および電流制御用ＭＯＳＦＥＴＱ２１，Ｑ２２，……
Ｑ２７のゲート端子には、電圧制御端子４に供給された
発振制御電圧Ｖｏが共通に印加され、Ｖｏに応じた電流
がＱ２およびＱ２１，Ｑ２２，……Ｑ２７に流されるよ
うに構成されている。このようにして、各インバータに
流れる電流が変化することにより、それぞれの遅延時間
が変化する。具体的には、インバータに流れる電流が減
少すると遅延時間が大きくなって周波数が下がり、イン
バータに流れる電流が増加すると遅延時間が小さくなっ
て周波数が上がるように制御される。ＰＬＬ回路に使用
される場合、直流増幅器から供給されるような差信号電
圧が上記発振制御電圧Ｖｏとしてリングオシレータの制
御電圧として供給される。
２および電流制御用ＭＯＳＦＥＴＱ２１，Ｑ２２，……
Ｑ２７のゲート端子には、電圧制御端子４に供給された
発振制御電圧Ｖｏが共通に印加され、Ｖｏに応じた電流
がＱ２およびＱ２１，Ｑ２２，……Ｑ２７に流されるよ
うに構成されている。このようにして、各インバータに
流れる電流が変化することにより、それぞれの遅延時間
が変化する。具体的には、インバータに流れる電流が減
少すると遅延時間が大きくなって周波数が下がり、イン
バータに流れる電流が増加すると遅延時間が小さくなっ
て周波数が上がるように制御される。ＰＬＬ回路に使用
される場合、直流増幅器から供給されるような差信号電
圧が上記発振制御電圧Ｖｏとしてリングオシレータの制
御電圧として供給される。
【００１１】図２および図３には、上記セレクタ回路２
の構成例が示されている。このうち、図２のセレクタ回
路２は、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯ
ＳＦＥＴとが並列接続されたいわゆるトランスミッショ
ンゲートと呼ばれる伝送ゲートＴＧ１，ＴＧ２，ＴＧ３
からなり、各伝送ゲートＴＧ１，ＴＧ２，ＴＧ３が上記
リングオシレータの本体部１内のインバータＧ３，Ｇ
５，Ｇ７の出力端子に接続されていると共に、各伝送ゲ
ートＴＧ１，ＴＧ２，ＴＧ３のゲート制御端子に上記選
択信号Ｓ１，Ｓ２，Ｓ３とその反転信号が供給されてい
る。
の構成例が示されている。このうち、図２のセレクタ回
路２は、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯ
ＳＦＥＴとが並列接続されたいわゆるトランスミッショ
ンゲートと呼ばれる伝送ゲートＴＧ１，ＴＧ２，ＴＧ３
からなり、各伝送ゲートＴＧ１，ＴＧ２，ＴＧ３が上記
リングオシレータの本体部１内のインバータＧ３，Ｇ
５，Ｇ７の出力端子に接続されていると共に、各伝送ゲ
ートＴＧ１，ＴＧ２，ＴＧ３のゲート制御端子に上記選
択信号Ｓ１，Ｓ２，Ｓ３とその反転信号が供給されてい
る。
【００１２】上記セレクタ回路２は、選択信号Ｓ１がハ
イレベルで他の選択信号Ｓ２，Ｓ３がロウレベルである
ときに伝送ゲートＴＧ１が導通状態とされてインバータ
Ｇ３の出力信号が信号線Ｌｏを介して初段インバータＧ
１の入力端子に帰還される。同様にして、選択信号Ｓ２
がハイレベルで他の選択信号Ｓ１，Ｓ３がロウレベルで
あるときは伝送ゲートＴＧ２が導通状態とされてインバ
ータＧ５の出力信号が、また、選択信号Ｓ３がハイレベ
ルで他の選択信号Ｓ１，Ｓ２がロウレベルであるときは
伝送ゲートＴＧ３が導通状態とされてインバータＧ７の
出力信号が、それぞれ信号線Ｌｏを介して初段インバー
タＧ１の入力端子に帰還される。
イレベルで他の選択信号Ｓ２，Ｓ３がロウレベルである
ときに伝送ゲートＴＧ１が導通状態とされてインバータ
Ｇ３の出力信号が信号線Ｌｏを介して初段インバータＧ
１の入力端子に帰還される。同様にして、選択信号Ｓ２
がハイレベルで他の選択信号Ｓ１，Ｓ３がロウレベルで
あるときは伝送ゲートＴＧ２が導通状態とされてインバ
ータＧ５の出力信号が、また、選択信号Ｓ３がハイレベ
ルで他の選択信号Ｓ１，Ｓ２がロウレベルであるときは
伝送ゲートＴＧ３が導通状態とされてインバータＧ７の
出力信号が、それぞれ信号線Ｌｏを介して初段インバー
タＧ１の入力端子に帰還される。
【００１３】図３のセレクタ回路２は論理ゲートにより
構成する場合の実施例であり、この実施例では、３個の
アンドゲートＧ１１，Ｇ１２，Ｇ１３と、これらの出力
信号を入力信号とする３入力ノアゲートＧ２１と、その
出力信号を反転するインバータＧ３１とから構成され、
初段の各アンドゲートＧ１１，Ｇ１２，Ｇ１３の一方の
入力端子に上記各インバータＧ３，Ｇ５，Ｇ７から取り
出された出力信号が入力され、各アンドゲートＧ１１，
Ｇ１２，Ｇ１３の他方の入力端子に上記選択信号Ｓ１，
Ｓ２，Ｓ３が入力され、ハイレベルの選択信号が入力さ
れたアンドゲートが開かれて、インバータＧ３，Ｇ５，
Ｇ７のいずれか１つの出力信号が信号線Ｌｏを介して初
段インバータＧ１の入力端子に帰還される。
構成する場合の実施例であり、この実施例では、３個の
アンドゲートＧ１１，Ｇ１２，Ｇ１３と、これらの出力
信号を入力信号とする３入力ノアゲートＧ２１と、その
出力信号を反転するインバータＧ３１とから構成され、
初段の各アンドゲートＧ１１，Ｇ１２，Ｇ１３の一方の
入力端子に上記各インバータＧ３，Ｇ５，Ｇ７から取り
出された出力信号が入力され、各アンドゲートＧ１１，
Ｇ１２，Ｇ１３の他方の入力端子に上記選択信号Ｓ１，
Ｓ２，Ｓ３が入力され、ハイレベルの選択信号が入力さ
れたアンドゲートが開かれて、インバータＧ３，Ｇ５，
Ｇ７のいずれか１つの出力信号が信号線Ｌｏを介して初
段インバータＧ１の入力端子に帰還される。
【００１４】なお、図３に示すような論理ゲートからな
るセレクタ回路を使用する場合には、例えばノアゲート
Ｇ２１の出力信号を初段インバータＧ１の入力端子に帰
還させる（図３に示すセレクタ回路のインバータＧ３１
を省略した回路を使用する）ようにすれば、リングオシ
レータの本体部１内の偶数段のインバータＧ２，Ｇ４，
Ｇ６の出力端子から信号を取り出して初段インバータＧ
１の入力端子に帰還させて発振させることも可能であ
る。つまり、回路の汎用性が高いという利点がある。ま
た、偶数段のインバータの出力信号を取り出して初段イ
ンバータの入力端子に帰還させるような構成を採る場合
には、リングオシレータの本体部１は偶数段のインバー
タで構成することが可能である。
るセレクタ回路を使用する場合には、例えばノアゲート
Ｇ２１の出力信号を初段インバータＧ１の入力端子に帰
還させる（図３に示すセレクタ回路のインバータＧ３１
を省略した回路を使用する）ようにすれば、リングオシ
レータの本体部１内の偶数段のインバータＧ２，Ｇ４，
Ｇ６の出力端子から信号を取り出して初段インバータＧ
１の入力端子に帰還させて発振させることも可能であ
る。つまり、回路の汎用性が高いという利点がある。ま
た、偶数段のインバータの出力信号を取り出して初段イ
ンバータの入力端子に帰還させるような構成を採る場合
には、リングオシレータの本体部１は偶数段のインバー
タで構成することが可能である。
【００１５】また、上記実施例におけるセレクタ回路２
の選択信号Ｓ１，Ｓ２，Ｓ３は、半導体集積回路では内
部で電源電圧のレベルを検出して発生させる変わりに、
例えば専用の制御端子を設けて外部から与えたり、ヒュ
ーズ素子を含むようなプログラム可能な選択信号発生回
路を設けて、回路の仕様もしくは用途に応じて切断する
ヒューズを切り換えて固定的な選択信号をセレクタ回路
に与えるようにしてもよい。
の選択信号Ｓ１，Ｓ２，Ｓ３は、半導体集積回路では内
部で電源電圧のレベルを検出して発生させる変わりに、
例えば専用の制御端子を設けて外部から与えたり、ヒュ
ーズ素子を含むようなプログラム可能な選択信号発生回
路を設けて、回路の仕様もしくは用途に応じて切断する
ヒューズを切り換えて固定的な選択信号をセレクタ回路
に与えるようにしてもよい。
【００１６】さらに、上記実施例ではバイアス回路３を
構成するＮチャンネルＭＯＳＦＥＴＱ２および電流制御
用ＭＯＳＦＥＴ Ｑ２１，Ｑ２２，……Ｑ２７のゲート
端子に発振制御電圧を印加して発振周波数の微調整を行
なうようにしているが、ＰチャンネルＭＯＳＦＥＴ Ｑ
３および電流制御用ＭＯＳＦＥＴ Ｑ１１，Ｑ１２，…
…Ｑ１７のゲート端子に発振制御電圧を印加あるいは両
方にそれぞれ発振制御電圧を印加するように構成しても
良い。また、バイアス回路３を設ける代わりに、制御電
圧を外部から与えるようにしても良い。
構成するＮチャンネルＭＯＳＦＥＴＱ２および電流制御
用ＭＯＳＦＥＴ Ｑ２１，Ｑ２２，……Ｑ２７のゲート
端子に発振制御電圧を印加して発振周波数の微調整を行
なうようにしているが、ＰチャンネルＭＯＳＦＥＴ Ｑ
３および電流制御用ＭＯＳＦＥＴ Ｑ１１，Ｑ１２，…
…Ｑ１７のゲート端子に発振制御電圧を印加あるいは両
方にそれぞれ発振制御電圧を印加するように構成しても
良い。また、バイアス回路３を設ける代わりに、制御電
圧を外部から与えるようにしても良い。
【００１７】以上説明したように、上記実施例は、複数
のインバータを多段に接続して最終段含む奇数段目のイ
ンバータの出力端子から信号を取り出して選択手段を介
して初段のインバータの入力端子に帰還させるととも
に、各インバータには電流制御用ＭＯＳＦＥＴを介して
電流を流すようにしてリングオシレータを構成したの
で、選択手段により初段インバータの入力端子に帰還さ
せる信号を切り替えることで発振周波数を大きく変化さ
せ、かつ上記電流制御用ＭＯＳＦＥＴのゲート電圧を変
化させることで発振周波数を微調整できるという作用に
より、回路の仕様すなわち用途に応じて、インバータの
段数あるいは構成するＭＯＳＦＥＴのサイズ等の異なる
リングオシレータを設計し直す場合に比べて回路の開発
期間を短縮することができるとともに、構成するインバ
ータの段数の異なる複数のリングオシレータを設けて置
く方法に比べて大幅に回路の占有面積を低減することが
できるという効果がある。
のインバータを多段に接続して最終段含む奇数段目のイ
ンバータの出力端子から信号を取り出して選択手段を介
して初段のインバータの入力端子に帰還させるととも
に、各インバータには電流制御用ＭＯＳＦＥＴを介して
電流を流すようにしてリングオシレータを構成したの
で、選択手段により初段インバータの入力端子に帰還さ
せる信号を切り替えることで発振周波数を大きく変化さ
せ、かつ上記電流制御用ＭＯＳＦＥＴのゲート電圧を変
化させることで発振周波数を微調整できるという作用に
より、回路の仕様すなわち用途に応じて、インバータの
段数あるいは構成するＭＯＳＦＥＴのサイズ等の異なる
リングオシレータを設計し直す場合に比べて回路の開発
期間を短縮することができるとともに、構成するインバ
ータの段数の異なる複数のリングオシレータを設けて置
く方法に比べて大幅に回路の占有面積を低減することが
できるという効果がある。
【００１８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、リ
ングオシレータの本体部１を構成するインバータの数は
７個に限定されるものでない。また、上記実施例では、
３個のインバータから信号を取り出してセレクタ回路を
介して初段インバータに帰還させているが、２個あるい
は４個以上であってもよい。さらに、リングオシレータ
の本体部１を構成するインバータは、実施例のＣＭＯＳ
インバータに限定されるものでなく、Ｎ−ＭＯＳインバ
ータやバイポーラトランジスタ等他のタイプのトランジ
スタで構成されたインバータ、あるいは反転信号を形成
可能なノアゲート等他の論理ゲートであってもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、リ
ングオシレータの本体部１を構成するインバータの数は
７個に限定されるものでない。また、上記実施例では、
３個のインバータから信号を取り出してセレクタ回路を
介して初段インバータに帰還させているが、２個あるい
は４個以上であってもよい。さらに、リングオシレータ
の本体部１を構成するインバータは、実施例のＣＭＯＳ
インバータに限定されるものでなく、Ｎ−ＭＯＳインバ
ータやバイポーラトランジスタ等他のタイプのトランジ
スタで構成されたインバータ、あるいは反転信号を形成
可能なノアゲート等他の論理ゲートであってもよい。
【００１９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＬＬ
回路を構成する電圧制御発振器に好適なリングオシレー
タに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、発振回路一般に利用すること
ができる。
なされた発明をその背景となった利用分野であるＰＬＬ
回路を構成する電圧制御発振器に好適なリングオシレー
タに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、発振回路一般に利用すること
ができる。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、回路の占有面積が小さくし
かも発振周波数の制御幅の大きくかつ微調整可能な発振
回路が得られるとともに、仕様もしくは用途が変わって
も設計変更を必要としないような発振回路が得られる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、回路の占有面積が小さくし
かも発振周波数の制御幅の大きくかつ微調整可能な発振
回路が得られるとともに、仕様もしくは用途が変わって
も設計変更を必要としないような発振回路が得られる。
【図１】本発明を適用したリングオシレータの一実施例
を示す回路図、
を示す回路図、
【図２】セレクタ回路の一構成例を示す回路図、
【図３】セレクタ回路の他の構成例を示す回路図であ
る。
る。
１ リングオシレータ本体部 ２ 選択手段（セレクタ回路） ３ バイアス回路 Ｇ１〜Ｇ７ インバータ Ｑ１１〜Ｑ１７，Ｑ２１〜Ｑ２７ 電流制御用ＭＯＳＦ
ＥＴ Ｓ１，Ｓ２，Ｓ３ 選択信号
ＥＴ Ｓ１，Ｓ２，Ｓ３ 選択信号
Claims (4)
- 【請求項１】 前段の論理ゲートの出力信号が次段の論
理ゲートの入力端子に印加されるように接続された複数
個のインバータと、これらのインバータのいずれか１つ
の出力信号を選択して初段のインバータの入力端子に帰
還させる選択手段と、上記各インバータに流す電流を制
御する電流制御手段とを備えてなることを特徴とする発
振回路。 - 【請求項２】 電圧制御端子を有し、該電圧制御端子に
供給された電圧に応じて上記電流制御手段に印加される
制御電圧を発生するバイアス回路を備えてなることを特
徴とする請求項１記載の発振回路。 - 【請求項３】 上記インバータはＣＭＯＳインバータか
らなり、各インバータを構成するＰチャンネルＭＯＳＦ
ＥＴのソース端子と第１の電源電圧との間に、そのゲー
ト端子に上記バイアス回路からの第１の制御電圧が印加
された電流制御用ＭＯＳＦＥＴがそれぞれ接続されると
ともに、上記各インバータを構成するＮチャンネルＭＯ
ＳＦＥＴのソース端子と第２の電源電圧との間に、その
ゲート端子に上記バイアス回路からの第２の制御電圧が
印加された電流制御用ＭＯＳＦＥＴがそれぞれ接続され
てなることを特徴とする請求項２記載の発振回路。 - 【請求項４】 請求項１，２または３に記載の発振回路
を電圧制御発振器として備えてなることを特徴とするＰ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4577294A JPH07254847A (ja) | 1994-03-16 | 1994-03-16 | 発振回路およびｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4577294A JPH07254847A (ja) | 1994-03-16 | 1994-03-16 | 発振回路およびｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254847A true JPH07254847A (ja) | 1995-10-03 |
Family
ID=12728590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4577294A Withdrawn JPH07254847A (ja) | 1994-03-16 | 1994-03-16 | 発振回路およびｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254847A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184754B1 (en) | 1998-03-03 | 2001-02-06 | Nec Corporation | Voltage-controlled oscillator circuit and voltage-controlled oscillating method |
| KR20010030435A (ko) * | 1999-09-21 | 2001-04-16 | 니시무로 타이죠 | 전압 제어 발진기 및 이 전압 제어 발진기를 이용한ｐｌｌ 회로 |
| KR100404143B1 (ko) * | 2001-11-08 | 2003-11-05 | 주식회사 하이닉스반도체 | 링 오실레이터 |
| JP2008519509A (ja) * | 2004-11-04 | 2008-06-05 | ジェナム コーポレイション | 同調可能なリング発振器 |
-
1994
- 1994-03-16 JP JP4577294A patent/JPH07254847A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184754B1 (en) | 1998-03-03 | 2001-02-06 | Nec Corporation | Voltage-controlled oscillator circuit and voltage-controlled oscillating method |
| KR20010030435A (ko) * | 1999-09-21 | 2001-04-16 | 니시무로 타이죠 | 전압 제어 발진기 및 이 전압 제어 발진기를 이용한ｐｌｌ 회로 |
| KR100404143B1 (ko) * | 2001-11-08 | 2003-11-05 | 주식회사 하이닉스반도체 | 링 오실레이터 |
| JP2008519509A (ja) * | 2004-11-04 | 2008-06-05 | ジェナム コーポレイション | 同調可能なリング発振器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |