JPH11355105A - 信号制御発振器用に配列された遅延要素 - Google Patents
信号制御発振器用に配列された遅延要素Info
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- JPH11355105A JPH11355105A JP11032526A JP3252699A JPH11355105A JP H11355105 A JPH11355105 A JP H11355105A JP 11032526 A JP11032526 A JP 11032526A JP 3252699 A JP3252699 A JP 3252699A JP H11355105 A JPH11355105 A JP H11355105A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】製造工程のばらつき及び電源の変動による発振
周波数の広がり及び振幅の広がりを制限すると共に、高
周波動作、及び実質的に対称の立ち上がり及び立ち下が
り時間を提供する。 【解決手段】リンク゛型信号制御発振器が一連の能動遅延要
素から成り、各々がそれぞれの差動トランシ゛スタ対を含む。
差動トランシ゛スタ対の入力及び出力は、閉リンク゛状に相互接続
され、それぞれの遅延要素の遅延により決定される周波
数で発振を発生する。差動トランシ゛スタ対は更に、遅延要素
の遅延量を制御する為の一対の電流源入力（101,103）
と、遅延量を安定させる為の一対の負荷入力（105,10
7）をも有する。本発明は、製造工程のばらつきや電源
の変動に関連した発振周波数の広がりや振幅の広がりを
制限する一方、実質的に対称の立ち上がり及び立ち下が
り時間を有する高周波動作を有利に提供するものであ
る。
周波数の広がり及び振幅の広がりを制限すると共に、高
周波動作、及び実質的に対称の立ち上がり及び立ち下が
り時間を提供する。 【解決手段】リンク゛型信号制御発振器が一連の能動遅延要
素から成り、各々がそれぞれの差動トランシ゛スタ対を含む。
差動トランシ゛スタ対の入力及び出力は、閉リンク゛状に相互接続
され、それぞれの遅延要素の遅延により決定される周波
数で発振を発生する。差動トランシ゛スタ対は更に、遅延要素
の遅延量を制御する為の一対の電流源入力（101,103）
と、遅延量を安定させる為の一対の負荷入力（105,10
7）をも有する。本発明は、製造工程のばらつきや電源
の変動に関連した発振周波数の広がりや振幅の広がりを
制限する一方、実質的に対称の立ち上がり及び立ち下が
り時間を有する高周波動作を有利に提供するものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、閉リング状
に相互接続された多数の遅延要素を有するタイプの発振
器に関するものであり、特に、発振の周波数を変えるた
めに遅延が信号によって制御される発振器に関するもの
である。
に相互接続された多数の遅延要素を有するタイプの発振
器に関するものであり、特に、発振の周波数を変えるた
めに遅延が信号によって制御される発振器に関するもの
である。
【０００２】
【従来の技術】従来の技術において、様々なリング発振
器が知られている。インバータが遅延要素として利用さ
れ、閉リング状に相互接続される。それぞれの遅延要素
の遅延量は、それぞれのインバータに関する寄生容量の
充電に供し得る電流の流れを制御することにより、制御
される。
器が知られている。インバータが遅延要素として利用さ
れ、閉リング状に相互接続される。それぞれの遅延要素
の遅延量は、それぞれのインバータに関する寄生容量の
充電に供し得る電流の流れを制御することにより、制御
される。
【０００３】リング発振器の設計には様々な問題があ
る。いくつかの従来技術の発振器設計においては、高周
波動作が制限される。他のいくつかの発振器設計では、
その発振器の製造に採用された工程のばらつきに関連し
て、発振周波数又は振幅が広範囲にわたって変化してし
まう。さらに他の発振器設計は、電源の変動に対し実質
的な反応性を持ち、非対称の立ち上がり時間及び立ち下
がり時間を有してしまう。
る。いくつかの従来技術の発振器設計においては、高周
波動作が制限される。他のいくつかの発振器設計では、
その発振器の製造に採用された工程のばらつきに関連し
て、発振周波数又は振幅が広範囲にわたって変化してし
まう。さらに他の発振器設計は、電源の変動に対し実質
的な反応性を持ち、非対称の立ち上がり時間及び立ち下
がり時間を有してしまう。
【０００４】リング発振器に求められるのは、製造工程
のばらつき及び電源の変動による発振周波数の広がり及
び振幅の広がりを制限すると共に、高周波動作、及び実
質的に対称の立ち上がり及び立ち下がり時間を提供する
ことである。
のばらつき及び電源の変動による発振周波数の広がり及
び振幅の広がりを制限すると共に、高周波動作、及び実
質的に対称の立ち上がり及び立ち下がり時間を提供する
ことである。
【０００５】
【発明が解決しようとする課題】本発明による発振器
は、製造工程のばらつき及び電源の変動による発振周波
数の広がり及び振幅の広がりを制限すると共に、高周波
動作、及び実質的に対称の立ち上がり及び立ち下がり時
間を提供する。
は、製造工程のばらつき及び電源の変動による発振周波
数の広がり及び振幅の広がりを制限すると共に、高周波
動作、及び実質的に対称の立ち上がり及び立ち下がり時
間を提供する。
【０００６】
【課題を解決するための手段】簡潔に一般的な用語で言
うと、本発明は、各々がそれぞれの差動トランジスタ対
を含む一連の能動遅延要素から成るリング型信号制御発
振器を含む。差動トランジスタ対の入力及び出力は、閉
リング状に相互接続され、それぞれの遅延要素の遅延に
より決定される周波数で発振を発生する。差動トランジ
スタ対は更に、遅延要素の遅延量を制御する為の一対の
電流源入力と、遅延量を安定させる為の一対の負荷入力
をも有する。
うと、本発明は、各々がそれぞれの差動トランジスタ対
を含む一連の能動遅延要素から成るリング型信号制御発
振器を含む。差動トランジスタ対の入力及び出力は、閉
リング状に相互接続され、それぞれの遅延要素の遅延に
より決定される周波数で発振を発生する。差動トランジ
スタ対は更に、遅延要素の遅延量を制御する為の一対の
電流源入力と、遅延量を安定させる為の一対の負荷入力
をも有する。
【０００７】能動遅延要素については、第一及び第二の
信号制御電流源の各々が、差動トランジスタ対の電流源
入力のそれぞれ一つに結合している。例えば、第一及び
第二の信号制御電流源の各々が、差動トランジスタ対の
電流源入力のそれぞれ一つに結合したチャンネル端子を
持つトランジスタを含む。第一の信号制御電流源は、第
一の信号制御電流源を制御する為の第一の制御信号を受
信するよう構成されている。第二の信号制御電流源は、
第二の信号制御電流源を制御する為の第一のバイアス信
号を受信するよう構成されている。これらの電流源は、
第一及び第二の信号制御電流源のトランジスタが、整合
する同じ型のトランジスタ配列でもって同様に構成され
ているという意味において「整合」している。
信号制御電流源の各々が、差動トランジスタ対の電流源
入力のそれぞれ一つに結合している。例えば、第一及び
第二の信号制御電流源の各々が、差動トランジスタ対の
電流源入力のそれぞれ一つに結合したチャンネル端子を
持つトランジスタを含む。第一の信号制御電流源は、第
一の信号制御電流源を制御する為の第一の制御信号を受
信するよう構成されている。第二の信号制御電流源は、
第二の信号制御電流源を制御する為の第一のバイアス信
号を受信するよう構成されている。これらの電流源は、
第一及び第二の信号制御電流源のトランジスタが、整合
する同じ型のトランジスタ配列でもって同様に構成され
ているという意味において「整合」している。
【０００８】更に遅延要素は、各々が差動トランジスタ
対の負荷入力のそれぞれ一つに結合した第一及び第二の
信号制御能動負荷を含んでいる。第一及び第二の信号制
御能動負荷は、第二の制御信号及び第二のバイアス信号
を受信するように構成されている。
対の負荷入力のそれぞれ一つに結合した第一及び第二の
信号制御能動負荷を含んでいる。第一及び第二の信号制
御能動負荷は、第二の制御信号及び第二のバイアス信号
を受信するように構成されている。
【０００９】本発明のその他の態様及び長所は、発明の
原理を示す例として添付された図と共に以下の詳細な説
明により明らかとなるであろう。
原理を示す例として添付された図と共に以下の詳細な説
明により明らかとなるであろう。
【００１０】
【発明の実施の形態】図１は、本発明の好適な実施例の
ブロック図である。本発明は、各々がソース結合差動ト
ランジスタ対をそれぞれ含む一連の能動遅延要素から成
るリング型の信号制御発振器を含む。図１に示されるよ
うに、好適な実施例では「能動遅延要素 1」で始まり
「能動遅延要素 2n+1」で終わる、奇数個の能動遅延要
素が使われている。能動遅延要素の数として好ましいの
は、３個から７個の能動遅延要素である。
ブロック図である。本発明は、各々がソース結合差動ト
ランジスタ対をそれぞれ含む一連の能動遅延要素から成
るリング型の信号制御発振器を含む。図１に示されるよ
うに、好適な実施例では「能動遅延要素 1」で始まり
「能動遅延要素 2n+1」で終わる、奇数個の能動遅延要
素が使われている。能動遅延要素の数として好ましいの
は、３個から７個の能動遅延要素である。
【００１１】図１に示されるように、各々の差動トラン
ジスタ対は、IN、バーIN、OUT、及びバーOUTの、反転型
と非反転型両方の遅延入力及び出力を有する。差動トラ
ンジスタ対の入力及び出力は、図示の通り閉リング状に
相互接続されて、各々の遅延要素の遅延により決定され
る周波数で発振を発生する。図示されるように、各々の
ソース結合差動トランジスタ対は、一対の電流源入力
（101、103）を有し、また更に一対の負荷入力（105、1
07）を有している。
ジスタ対は、IN、バーIN、OUT、及びバーOUTの、反転型
と非反転型両方の遅延入力及び出力を有する。差動トラ
ンジスタ対の入力及び出力は、図示の通り閉リング状に
相互接続されて、各々の遅延要素の遅延により決定され
る周波数で発振を発生する。図示されるように、各々の
ソース結合差動トランジスタ対は、一対の電流源入力
（101、103）を有し、また更に一対の負荷入力（105、1
07）を有している。
【００１２】能動遅延要素については、第一及び第二の
信号制御電流源が各々、ソース結合差動トランジスタ対
の電流源入力（101、103）のそれぞれ一つと結合してい
る。第一の信号制御電流源は、第一の信号制御電流源を
制御する第一の制御信号（VCO N）を受信するように構
成されている。更に、後に本文中でより詳細を論じる
が、本発明は第一及び第二の制御信号両方を好都合に含
んでおり、従って第一および第二の信号を相互に関連さ
せて調整することにより、発振器の立ち上がりおよび立
ち下がり時間に有益な対称性を提供する。
信号制御電流源が各々、ソース結合差動トランジスタ対
の電流源入力（101、103）のそれぞれ一つと結合してい
る。第一の信号制御電流源は、第一の信号制御電流源を
制御する第一の制御信号（VCO N）を受信するように構
成されている。更に、後に本文中でより詳細を論じる
が、本発明は第一及び第二の制御信号両方を好都合に含
んでおり、従って第一および第二の信号を相互に関連さ
せて調整することにより、発振器の立ち上がりおよび立
ち下がり時間に有益な対称性を提供する。
【００１３】第二の信号制御電流源は、第二の信号制御
電流源を制御する第一のバイアス信号（BIAS N）を受信
するように構成されている。後に本文中でより詳細を論
じるが、本発明は第一および第二のバイアス信号両方を
好都合に含んでおり、従って製造工程のばらつき及び電
源の変動に関連した発振器の発振周波数の広がりと振幅
の広がりを有利に抑制する。
電流源を制御する第一のバイアス信号（BIAS N）を受信
するように構成されている。後に本文中でより詳細を論
じるが、本発明は第一および第二のバイアス信号両方を
好都合に含んでおり、従って製造工程のばらつき及び電
源の変動に関連した発振器の発振周波数の広がりと振幅
の広がりを有利に抑制する。
【００１４】好適な実施例において、第一及び第二のバ
イアス信号の両方が使われ、これらはカレントミラー
（図示せず）と結合させることにより実質的に一定に保
たれている。好適な実施例において、カレントミラー及
び発振器の全ての部品は、集積回路製造技術を用いて一
枚のモノリシック半導体基板上に作られている。従っ
て、カレントミラーの製造工程のばらつきは、発振器の
他の部品の製造工程のばらつきと同様となることにな
る。
イアス信号の両方が使われ、これらはカレントミラー
（図示せず）と結合させることにより実質的に一定に保
たれている。好適な実施例において、カレントミラー及
び発振器の全ての部品は、集積回路製造技術を用いて一
枚のモノリシック半導体基板上に作られている。従っ
て、カレントミラーの製造工程のばらつきは、発振器の
他の部品の製造工程のばらつきと同様となることにな
る。
【００１５】更に遅延要素は、各々がソース結合差動ト
ランジスタ対の負荷入力のそれぞれ一つと結合された第
一及び第二の信号制御能動負荷を含む。図１に示される
ように、第一及び第二の信号制御能動負荷は第二の制御
信号（VCO P）及び第二のバイアス信号（BIAS P）を受
信するように構成されている。
ランジスタ対の負荷入力のそれぞれ一つと結合された第
一及び第二の信号制御能動負荷を含む。図１に示される
ように、第一及び第二の信号制御能動負荷は第二の制御
信号（VCO P）及び第二のバイアス信号（BIAS P）を受
信するように構成されている。
【００１６】図２は、本発明の好適な実施例のより詳細
な図を示す。図２中の破線は図１に関連して本文におい
て上述した機能ブロックを示す。好適な実施例におい
て、第一の信号制御電流源は、ソース結合トランジスタ
の電流源入力の一つ（101）と結合したドレインを有す
るトランジスタ（115）を含む。トランジスタ（115）
は、ゲートが第一の制御信号（VCO N）と結合したN形MO
SFETが好ましい。従って、好適な実施例では、第一の制
御信号（VCO N）は、N形MOSFETを制御する為に使われ
る。
な図を示す。図２中の破線は図１に関連して本文におい
て上述した機能ブロックを示す。好適な実施例におい
て、第一の信号制御電流源は、ソース結合トランジスタ
の電流源入力の一つ（101）と結合したドレインを有す
るトランジスタ（115）を含む。トランジスタ（115）
は、ゲートが第一の制御信号（VCO N）と結合したN形MO
SFETが好ましい。従って、好適な実施例では、第一の制
御信号（VCO N）は、N形MOSFETを制御する為に使われ
る。
【００１７】図２に示されるように、第一及び第二の電
流源は、第一及び第二の信号制御電流源のトランジスタ
が、整合する同じドーパント型のトランジスタ配列でも
って同様に構成されているという意味において「整合」
している。特に、好適な実施例では、第一及び第二の信
号制御電流源は、両方ともN形MOSFETを含む。
流源は、第一及び第二の信号制御電流源のトランジスタ
が、整合する同じドーパント型のトランジスタ配列でも
って同様に構成されているという意味において「整合」
している。特に、好適な実施例では、第一及び第二の信
号制御電流源は、両方ともN形MOSFETを含む。
【００１８】第一の信号制御電流源と同様に、第二の信
号制御電流源も、ソース結合差動トランジスタ対の第二
の電流源入力の一つ（103）と結合したドレインを有す
るトランジスタ（125）を含んでいる。トランジスタ（1
25）は、第一のバイアス信号（BIAS N）と結合するゲー
トを有する。第一のバイアス信号（BIAS N）は、発振器
の製造ばらつきによるN形MOSFETの動作を安定化する為
に使われる。
号制御電流源も、ソース結合差動トランジスタ対の第二
の電流源入力の一つ（103）と結合したドレインを有す
るトランジスタ（125）を含んでいる。トランジスタ（1
25）は、第一のバイアス信号（BIAS N）と結合するゲー
トを有する。第一のバイアス信号（BIAS N）は、発振器
の製造ばらつきによるN形MOSFETの動作を安定化する為
に使われる。
【００１９】好適な実施例では、第一の信号制御能動負
荷は一対のドレイン結合トランジスタから成り、この対
の一つは第二の制御信号（VCO P）と結合したゲートを
有し、もう一方は第二のバイアス信号（BIAS P）と結合
したゲートを有している。同様に、第二の信号制御能動
負荷はもう一対のドレイン結合トランジスタから成り、
この対の一つは第二の制御信号（VCO P）と結合したゲ
ートを有し、この対のもう一方は第二のバイアス信号
（BIAS P）と結合したゲートを有している。第一及び第
二の信号制御能動負荷のトランジスタは全て同一型であ
り、P形MOSFETであるのが好ましい。従って、好適な実
施例において第二の制御信号（VCO P）はP形MOSFETを
制御することとなる。第二のバイアス信号（BIAS P）
は、発振器の製造ばらつきによるP形MOSFETの動作を安
定化させる。
荷は一対のドレイン結合トランジスタから成り、この対
の一つは第二の制御信号（VCO P）と結合したゲートを
有し、もう一方は第二のバイアス信号（BIAS P）と結合
したゲートを有している。同様に、第二の信号制御能動
負荷はもう一対のドレイン結合トランジスタから成り、
この対の一つは第二の制御信号（VCO P）と結合したゲ
ートを有し、この対のもう一方は第二のバイアス信号
（BIAS P）と結合したゲートを有している。第一及び第
二の信号制御能動負荷のトランジスタは全て同一型であ
り、P形MOSFETであるのが好ましい。従って、好適な実
施例において第二の制御信号（VCO P）はP形MOSFETを
制御することとなる。第二のバイアス信号（BIAS P）
は、発振器の製造ばらつきによるP形MOSFETの動作を安
定化させる。
【００２０】本発明は、奇数個の能動遅延要素を利用し
た発振器に限られたものではない。図３に示される代替
の実施例においては、「能動遅延要素 1」に始まり「能
動遅延要素 2n」で終わる偶数個の能動遅延要素が使わ
れている。この代替の実施例における好ましい能動遅延
要素の数は、２個から６個の能動遅延要素である。特に
注目すべきは、偶数個の能動遅延要素で発振を行う為に
最後の能動遅延要素（能動遅延要素 2n）の出力（OUT及
びバーOUT）が逆配置されていることである。
た発振器に限られたものではない。図３に示される代替
の実施例においては、「能動遅延要素 1」に始まり「能
動遅延要素 2n」で終わる偶数個の能動遅延要素が使わ
れている。この代替の実施例における好ましい能動遅延
要素の数は、２個から６個の能動遅延要素である。特に
注目すべきは、偶数個の能動遅延要素で発振を行う為に
最後の能動遅延要素（能動遅延要素 2n）の出力（OUT及
びバーOUT）が逆配置されていることである。
【００２１】図４は、本発明の高周波発振の対称的な立
ち上がり及び立ち下がり時間を、シミュレーションによ
る予測に基づいて表わした図である。図４の水平軸はナ
ノ秒単位の時間を表わす。図４の垂直軸は供給電圧（V
DD）に基づいて正規化された振幅を表わす。本文中で前
記した通り、そして図４で示される通り、本発明は第一
及び第二の制御信号（VCO N、VCO P）を好都合に含んで
おり、従って第一及び第二の制御信号を相互に関連させ
て調整することで発振器の立ち上がり及び立ち下がり時
間に有益な対称性を提供する。
ち上がり及び立ち下がり時間を、シミュレーションによ
る予測に基づいて表わした図である。図４の水平軸はナ
ノ秒単位の時間を表わす。図４の垂直軸は供給電圧（V
DD）に基づいて正規化された振幅を表わす。本文中で前
記した通り、そして図４で示される通り、本発明は第一
及び第二の制御信号（VCO N、VCO P）を好都合に含んで
おり、従って第一及び第二の制御信号を相互に関連させ
て調整することで発振器の立ち上がり及び立ち下がり時
間に有益な対称性を提供する。
【００２２】第一及び第二の制御信号を変化させると、
各々の遅延要素の遅延量が変わり、これにより発振器の
周波数が変化する。第一及び第二の制御信号両方一緒の
粗調整は発振器の発振周波数を制御する為に行われる。
第一及び第二の制御信号の相互に対する微調整は発振器
の発振の立ち上がり及び立ち下がり時間の対称性を制御
する為に行われる。
各々の遅延要素の遅延量が変わり、これにより発振器の
周波数が変化する。第一及び第二の制御信号両方一緒の
粗調整は発振器の発振周波数を制御する為に行われる。
第一及び第二の制御信号の相互に対する微調整は発振器
の発振の立ち上がり及び立ち下がり時間の対称性を制御
する為に行われる。
【００２３】図５は、本発明の製造工程のばらつきに対
する発振周波数の限定的な広がりを示す図である。図５
の水平軸は、供給電圧（VDD）に正規化されたスケール
における一制御信号の値を表わす。図５の垂直軸は、シ
ミュレーションにより予測された対応する本発明の発振
周波数をギガヘルツで表わしている。図５における第一
の線（１）は、製造工程のばらつき要因が発振周波数を
遅くするものであった場合の、正規化された制御信号に
対する周波数のシミュレーション予測を示す。図５にお
ける第二の線（２）は、製造工程のばらつき要因が発振
周波数を早めるものであった場合の、正規化された制御
信号に対する周波数のシミュレーション予測を示す。本
文中で前に述べたように、また、図５に示されるよう
に、本発明は第一及び第二のバイアス信号両方を好都合
に含んでおり、従って製造工程のばらつきに関連した発
振器の発振周波数の広がりを有利に制限するものであ
る。同様に、第一及び第二のバイアス信号は、製造工程
のばらつきに関連した発振器の振幅の広がりをも有利に
制限するものである。
する発振周波数の限定的な広がりを示す図である。図５
の水平軸は、供給電圧（VDD）に正規化されたスケール
における一制御信号の値を表わす。図５の垂直軸は、シ
ミュレーションにより予測された対応する本発明の発振
周波数をギガヘルツで表わしている。図５における第一
の線（１）は、製造工程のばらつき要因が発振周波数を
遅くするものであった場合の、正規化された制御信号に
対する周波数のシミュレーション予測を示す。図５にお
ける第二の線（２）は、製造工程のばらつき要因が発振
周波数を早めるものであった場合の、正規化された制御
信号に対する周波数のシミュレーション予測を示す。本
文中で前に述べたように、また、図５に示されるよう
に、本発明は第一及び第二のバイアス信号両方を好都合
に含んでおり、従って製造工程のばらつきに関連した発
振器の発振周波数の広がりを有利に制限するものであ
る。同様に、第一及び第二のバイアス信号は、製造工程
のばらつきに関連した発振器の振幅の広がりをも有利に
制限するものである。
【００２４】図６は、電源の変動に対する本発明の発振
周波数の限定的な広がりを示す図である。図６の水平軸
は、供給電圧（VDD）に正規化されたスケールにおける
一制御信号の値を表わす。図６の垂直軸は、シミュレー
ションにより予測された対応する本発明の発振周波数を
ギガヘルツで表わしている。図６における第一の線
（１）は、電源電圧（VDD）が1.6Vの低供給値の場合の
正規化された制御信号に対する周波数のシミュレーショ
ン予測を示す。図６における第二の線（２）は、電源電
圧（VDD）が1.8Vの公称供給値の場合の正規化された制
御信号に対する周波数のシミュレーション予測を示す。
図６における第三の線（３）は、電源電圧（VDD）が2.0
Vの高供給値の場合の正規化された制御信号に対する周
波数のシミュレーション予測を示す。本文中で前に述べ
たように、また、図６に示されるように、本発明は第一
及び第二のバイアス信号両方を好都合に含んでおり、従
って電源の変動に関連した発振器の発振周波数の広がり
を有利に制限するものである。同様に、第一及び第二の
バイアス信号は、電源ノイズのような小さな電源の変動
に関連した発振器の振幅の広がりをも有利に制限するも
のである。
周波数の限定的な広がりを示す図である。図６の水平軸
は、供給電圧（VDD）に正規化されたスケールにおける
一制御信号の値を表わす。図６の垂直軸は、シミュレー
ションにより予測された対応する本発明の発振周波数を
ギガヘルツで表わしている。図６における第一の線
（１）は、電源電圧（VDD）が1.6Vの低供給値の場合の
正規化された制御信号に対する周波数のシミュレーショ
ン予測を示す。図６における第二の線（２）は、電源電
圧（VDD）が1.8Vの公称供給値の場合の正規化された制
御信号に対する周波数のシミュレーション予測を示す。
図６における第三の線（３）は、電源電圧（VDD）が2.0
Vの高供給値の場合の正規化された制御信号に対する周
波数のシミュレーション予測を示す。本文中で前に述べ
たように、また、図６に示されるように、本発明は第一
及び第二のバイアス信号両方を好都合に含んでおり、従
って電源の変動に関連した発振器の発振周波数の広がり
を有利に制限するものである。同様に、第一及び第二の
バイアス信号は、電源ノイズのような小さな電源の変動
に関連した発振器の振幅の広がりをも有利に制限するも
のである。
【００２５】これまで述べて来たように、本発明は、製
造工程のばらつきや電源の変動に関連した発振周波数の
広がりや振幅の広がりを制限する一方、実質的に対称の
立ち上がり及び立ち下がり時間を有する発振器を提供す
るものである。本発明の特定の実施例に関して記述及び
図示したが、本発明は記述及び図示されたような特定の
形又は、部品の配列に限られたものではなく、本発明の
範囲及び思想からそれることなく様々な修正と変更が加
えられるものである。従って、本発明は、請求項の範囲
内において、特に記述及び図示した以外の別の方法でも
実施出来るものである。
造工程のばらつきや電源の変動に関連した発振周波数の
広がりや振幅の広がりを制限する一方、実質的に対称の
立ち上がり及び立ち下がり時間を有する発振器を提供す
るものである。本発明の特定の実施例に関して記述及び
図示したが、本発明は記述及び図示されたような特定の
形又は、部品の配列に限られたものではなく、本発明の
範囲及び思想からそれることなく様々な修正と変更が加
えられるものである。従って、本発明は、請求項の範囲
内において、特に記述及び図示した以外の別の方法でも
実施出来るものである。
【００２６】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。
の組み合わせからなる例示的な実施態様を示す。
【００２７】１．リング発振器を提供するため、閉リン
グ配列で相互接続された複数の能動遅延要素から成る装
置であって、各々の能動遅延要素が、反転及び非反転型
両方の遅延入力及び出力を有し、更に一対の電流源入力
（101、103）と一対の負荷入力（105、107）をも有する
差動トランジスタ対と、各々が差動トランジスタ対の電
流源入力のそれぞれ一つと結合した第一及び第二の信号
制御電流源と、各々が差動トランジスタ対の負荷入力の
それぞれ一つと結合した第一及び第二の信号制御能動負
荷とを含む遅延要素である、前記装置。
グ配列で相互接続された複数の能動遅延要素から成る装
置であって、各々の能動遅延要素が、反転及び非反転型
両方の遅延入力及び出力を有し、更に一対の電流源入力
（101、103）と一対の負荷入力（105、107）をも有する
差動トランジスタ対と、各々が差動トランジスタ対の電
流源入力のそれぞれ一つと結合した第一及び第二の信号
制御電流源と、各々が差動トランジスタ対の負荷入力の
それぞれ一つと結合した第一及び第二の信号制御能動負
荷とを含む遅延要素である、前記装置。
【００２８】２．第一の信号制御電流源が、差動トラン
ジスタ対の電流源入力の一つと結合したチャンネル端子
を持つトランジスタを含む上記１の装置。
ジスタ対の電流源入力の一つと結合したチャンネル端子
を持つトランジスタを含む上記１の装置。
【００２９】３．第一の信号制御電流源が、第一の信号
制御電流源を制御するための第一の制御信号を受信する
ように構成されている上記１の装置。
制御電流源を制御するための第一の制御信号を受信する
ように構成されている上記１の装置。
【００３０】４．第一の信号制御電流源が、第一の制御
信号と結合したゲートを持つトランジスタを含む上記２
の装置。
信号と結合したゲートを持つトランジスタを含む上記２
の装置。
【００３１】５．第二の信号制御電流源が、差動トラン
ジスタ対の電流源入力の一つと結合したチャンネル端子
を持つトランジスタを含む上記１の装置。
ジスタ対の電流源入力の一つと結合したチャンネル端子
を持つトランジスタを含む上記１の装置。
【００３２】６．第ニの信号制御電流源が、第ニの信号
制御電流源を制御するための第一のバイアス信号を受信
するように構成されている上記１の装置。
制御電流源を制御するための第一のバイアス信号を受信
するように構成されている上記１の装置。
【００３３】７．第二の信号制御電流源が、第一のバイ
アス信号と結合したゲートを持つトランジスタを含む上
記６の装置。
アス信号と結合したゲートを持つトランジスタを含む上
記６の装置。
【００３４】８．第一及び第二の信号制御電流源が、整
合する配列に構成されたトランジスタを含む上記１の装
置。
合する配列に構成されたトランジスタを含む上記１の装
置。
【００３５】９．第一及び第二の信号制御電流源が、整
合するドーパント型のトランジスタを含む上記１の装
置。
合するドーパント型のトランジスタを含む上記１の装
置。
【００３６】１０．第一の信号制御能動負荷が、第二の
制御信号と第二のバイアス信号を受信するように構成さ
れている上記１の装置。
制御信号と第二のバイアス信号を受信するように構成さ
れている上記１の装置。
【００３７】
【発明の効果】本発明による発振器は、上述のように構
成したので、製造工程のばらつき及び電源の変動による
発振周波数の広がり及び振幅の広がりを制限すると共
に、高周波動作、及び実質的に対称の立ち上がり及び立
ち下がり時間を提供することが可能となる。
成したので、製造工程のばらつき及び電源の変動による
発振周波数の広がり及び振幅の広がりを制限すると共
に、高周波動作、及び実質的に対称の立ち上がり及び立
ち下がり時間を提供することが可能となる。
【図１】本発明の好適な一実施例のブロック図である。
【図２】本発明の好適な実施例のより詳細を示す図であ
る。
る。
【図３】本発明の代替の実施例のブロック図である。
【図４】本発明の発振器の対称的な立ち上がり及び立ち
下がり時間を示す線図である。
下がり時間を示す線図である。
【図５】本発明の、製造工程のばらつきに対する発振周
波数の限定的な広がりを示す線図である。
波数の限定的な広がりを示す線図である。
【図６】本発明の、電源の変動による発振周波数の限定
的な広がりを示す線図である。
的な広がりを示す線図である。
101,103 電流源入力 105,107 負荷入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョニー・キュー・ツァン アメリカ合衆国コロラド州80525，フォー ト・コリンズ，レッド・オーク・コート・ 1122 (72)発明者 デイビッド・ビー・ホーレンベック アメリカ合衆国コロラド州80526，フォー ト・コリンズ，タナジャー・ストリート・ 4113
Claims (1)
- 【請求項１】リング発振器を提供するため、閉リング配
列で相互接続された複数の能動遅延要素から成る装置で
あって、各々の能動遅延要素が、 反転及び非反転型両方の遅延入力及び出力を有し、更に
一対の電流源入力（101、103）と一対の負荷入力（10
5、107）をも有する差動トランジスタ対と、 各々が差動トランジスタ対の電流源入力のそれぞれ一つ
と結合した第一及び第二の信号制御電流源と、 各々が差動トランジスタ対の負荷入力のそれぞれ一つと
結合した第一及び第二の信号制御能動負荷とを含む遅延
要素である、前記装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/022,464 US6157266A (en) | 1998-02-12 | 1998-02-12 | Delay elements arranged for a signal controlled oscillator |
| US022464 | 1998-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11355105A true JPH11355105A (ja) | 1999-12-24 |
| JP3618567B2 JP3618567B2 (ja) | 2005-02-09 |
Family
ID=21809733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03252699A Expired - Fee Related JP3618567B2 (ja) | 1998-02-12 | 1999-02-10 | 信号制御発振器用に配列された遅延要素 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6157266A (ja) |
| EP (1) | EP0936736B1 (ja) |
| JP (1) | JP3618567B2 (ja) |
| DE (1) | DE69802776T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294962B1 (en) * | 1998-12-09 | 2001-09-25 | Cypress Semiconductor Corp. | Circuit(s), architecture and method(s) for operating and/or tuning a ring oscillator |
| US7093151B1 (en) | 2000-09-22 | 2006-08-15 | Cypress Semiconductor Corp. | Circuit and method for providing a precise clock for data communications |
| US6683505B2 (en) * | 2001-08-24 | 2004-01-27 | Koninklijke Philips Electronics N.V. | High speed voltage controlled oscillator |
| US6771105B2 (en) * | 2001-09-18 | 2004-08-03 | Altera Corporation | Voltage controlled oscillator programmable delay cells |
| CA2446633C (en) * | 2002-10-25 | 2008-01-29 | Pulp And Paper Research Institute Of Canada | Diagnostic for poorly tuned control loops |
| US6894552B2 (en) * | 2003-02-28 | 2005-05-17 | Teradyne, Inc. | Low-jitter delay cell |
| US7019570B2 (en) * | 2003-09-05 | 2006-03-28 | Altera Corporation | Dual-gain loop circuitry for programmable logic device |
| US6924678B2 (en) * | 2003-10-21 | 2005-08-02 | Altera Corporation | Programmable phase-locked loop circuitry for programmable logic device |
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| US8035455B1 (en) | 2005-12-21 | 2011-10-11 | Cypress Semiconductor Corporation | Oscillator amplitude control network |
| US7436228B1 (en) | 2005-12-22 | 2008-10-14 | Altera Corporation | Variable-bandwidth loop filter methods and apparatus |
| US7728674B1 (en) | 2006-05-19 | 2010-06-01 | Altera Corporation | Voltage-controlled oscillator methods and apparatus |
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| TW200820622A (en) * | 2006-10-17 | 2008-05-01 | Realtek Semiconductor Corp | Current device and method for phase-locked loop |
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| US8564252B2 (en) | 2006-11-10 | 2013-10-22 | Cypress Semiconductor Corporation | Boost buffer aid for reference buffer |
| US8035401B2 (en) | 2007-04-18 | 2011-10-11 | Cypress Semiconductor Corporation | Self-calibrating driver for charging a capacitive load to a desired voltage |
| US8031017B2 (en) * | 2009-06-26 | 2011-10-04 | Intel Corporation | Method and apparatus for determining within-die and across-die variation of analog circuits |
| US8364870B2 (en) | 2010-09-30 | 2013-01-29 | Cypress Semiconductor Corporation | USB port connected to multiple USB compliant devices |
| US9667240B2 (en) | 2011-12-02 | 2017-05-30 | Cypress Semiconductor Corporation | Systems and methods for starting up analog circuits |
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| US5136260A (en) * | 1991-03-08 | 1992-08-04 | Western Digital Corporation | PLL clock synthesizer using current controlled ring oscillator |
| JP2742155B2 (ja) * | 1991-07-19 | 1998-04-22 | 富士通株式会社 | リングオシレータ |
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-
1998
- 1998-02-12 US US09/022,464 patent/US6157266A/en not_active Expired - Lifetime
- 1998-09-03 DE DE69802776T patent/DE69802776T2/de not_active Expired - Lifetime
- 1998-09-03 EP EP98116683A patent/EP0936736B1/en not_active Expired - Lifetime
-
1999
- 1999-02-10 JP JP03252699A patent/JP3618567B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6157266A (en) | 2000-12-05 |
| DE69802776T2 (de) | 2002-05-23 |
| EP0936736A1 (en) | 1999-08-18 |
| DE69802776D1 (de) | 2002-01-17 |
| JP3618567B2 (ja) | 2005-02-09 |
| EP0936736B1 (en) | 2001-12-05 |
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Legal Events
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|
| TRDD | Decision of grant or rejection written | ||
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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